旁路网络

没有旁路网络的处理器会怎样？每条指令必须等前一条的结果写回寄存器堆后才能读取——这意味着每两条有依赖的指令之间插入2–3个气泡。旁路网络允许执行结果"抄近路"直接传递给下一条指令，将这个延迟从3周期缩短到0。但代价是$O(N^2)$的连线复杂度：一个6-wide处理器需要72条旁路路径、4608根数据导线。旁路网络是现代流水线处理器中性价比最高的硬件投资之一，也是超标量设计中最先触及物理极限的结构之一。

从本书的统一视角看——处理器设计的本质是在有限的晶体管预算和功耗约束下，通过投机（speculation）和并行（parallelism）的层层叠加来逼近指令吞吐率的理论上限——旁路网络是用硬件复杂度换取并行执行效率的典范。它消除了写回–读取延迟，使更多指令能够背靠背执行，从而直接提升超标量处理器的有效ILP。然而，旁路路径数随发射宽度的$O(N^2)$增长（34.1 节），最终将迫使设计者转向Cluster化的分治策略（第 35.0 章）。

在前几章中，我们讨论了功能单元的内部设计——ALU如何在一个或多个周期内产生运算结果。然而，一个关键问题始终悬而未决：当一条指令的结果刚刚从功能单元输出时，紧随其后的依赖指令如何尽快获取这个结果？如果每条指令都必须等待前驱指令将结果写回寄存器文件（Register File），再在下一个周期从寄存器文件中读出，那么流水线中将出现大量的停顿周期（stall cycle），处理器性能将急剧下降。

旁路网络（Bypass Network），也称为转发网络（Forwarding Network），正是为了解决这一问题而设计的关键硬件结构。其核心思想是：将功能单元的输出结果在写回寄存器文件之前，通过专用的数据通路直接"转发"给需要该结果的后续指令。旁路网络使得生产者指令（producer）的结果可以在产生的同一个周期或下一个周期就被消费者指令（consumer）使用，从而消除或大幅减少数据相关性引起的流水线停顿。

在简单的标量流水线中，旁路网络仅需几个多路选择器（MUX）和少量比较逻辑即可实现。但在现代超标量处理器中，多个执行端口同时产生结果、多条指令同时需要读取操作数，旁路网络的复杂度呈二次方增长，成为芯片面积、时序收敛和物理布局中最具挑战性的结构之一。本章将从基本原理出发，逐步深入到超标量处理器中旁路网络的设计权衡。

旁路网络的必要性

RAW相关性与旁路

数据相关性是流水线处理器面临的核心挑战之一。在三种数据相关性中——先写后读（Read After Write, RAW）、先读后写（Write After Read, WAR）和先写后写（Write After Write, WAW）——RAW相关性（也称真相关性，true dependence）是唯一无法通过寄存器重命名消除的相关性类型。WAR和WAW是名称相关性（name dependence），可以通过第 24.0 章和第 25.0 章中讨论的寄存器重命名技术完全消除。而RAW代表真实的数据流依赖——后续指令确实需要使用前驱指令计算出的值。

考虑以下RISC-V指令序列：

add  x5, x1, x2    # I1: x5 = x1 + x2    (生产者)
  sub  x7, x5, x3    # I2: x7 = x5 - x3    (消费者, 依赖I1的x5)
  and  x8, x5, x4    # I3: x8 = x5 & x4    (消费者, 也依赖I1的x5)

指令I2和I3都需要读取x5的值，而x5的值由指令I1产生。在经典的五级流水线（IF、ID、EX、MEM、WB）中，I1在EX阶段的末尾就已经计算出了x5的新值。如果没有旁路网络，I2必须等到I1在WB阶段将结果写回寄存器文件之后，才能在自己的ID阶段从寄存器文件中读取x5——这意味着I2至少需要等待两个额外的时钟周期。

旁路网络的作用就是"短路"这个等待过程。当I1的EX阶段计算出结果后，该结果通过旁路网络直接传送到I2的EX阶段输入端——I2不需要从寄存器文件读取，而是直接使用旁路传来的值。在硬件实现上，旁路网络由以下三部分组成：

1. 旁路数据通路（Bypass Data Path）：从功能单元的输出到后续指令的操作数输入之间的物理导线和多路选择器。

2. 旁路控制逻辑（Bypass Control Logic）：通过比较生产者的目的寄存器编号与消费者的源寄存器编号，判断是否需要激活旁路。

3. 操作数选择多路选择器（Operand Select MUX）：在旁路数据和寄存器文件读出数据之间进行选择，将正确的值送入功能单元。

设计提示

旁路网络的命名在不同文献中有所差异。Intel的内部文档通常使用"bypass"一词，强调数据"绕过"了寄存器文件；MIPS和RISC-V的教学材料则偏好"forwarding"一词，强调数据被"转发"到需要的地方。两者在技术上完全等价。本书统一使用"旁路"（bypass）这一术语。

从数据流的角度看，旁路网络实现了一种生产者–消费者通信机制：只要生产者产生了结果（无论该结果是否已经写入寄存器文件），消费者就可以立即获取并使用该结果。这种机制是现代高性能流水线处理器能够高效运行的基石。

没有旁路时的性能损失

为了量化旁路网络的重要性，我们分析没有旁路网络时处理器将面临多大的性能损失。

在一个没有旁路的经典五级流水线中，指令的结果在WB阶段（第5级）的前半周期写入寄存器文件，后续指令在ID阶段（第2级）的后半周期从寄存器文件读取。因此，如果两条指令之间存在RAW相关性，消费者指令必须等到生产者指令完成WB阶段之后才能进入ID阶段读取操作数。

对于代码清单 lst:ch34-raw-example中的指令序列，在无旁路的情况下：

• I1进入EX阶段的周期为第3个时钟周期（假设I1在周期1进入IF）。

• I1到达WB阶段是在第5个周期。

• I2最早可以在第6个周期的ID阶段读取x5的更新值。

• 因此I2需要被停顿2个周期。

更一般地，在无旁路的五级流水线中，如果生产者是一条普通的ALU指令（单周期EX延迟），消费者需要等待的周期数为：

$$\text{停顿周期数} = \text{WB阶段} - \text{EX阶段} = 2 \text{个周期}$$

如果生产者是一条LOAD指令（结果在MEM阶段末尾产生），停顿周期数更是高达3个周期。

更精确地说，无旁路时的停顿周期数取决于生产者和消费者之间的流水线距离。设生产者的结果在第$S_p$级末尾产生，寄存器文件在第$S_{WB}$级写入，消费者在第$S_c$级读取寄存器文件，两条指令之间间隔$d$条指令（$d=0$表示紧邻），则所需停顿周期数为：

$$\text{stall} = \max\left(0, \ (S_{WB} - S_p) - d - (S_c - 1)\right)$$

对于五级流水线中的ALU指令（$S_p = 3$，$S_{WB} = 5$，$S_c = 2$），当$d = 0$时，$\text{stall} = (5-3) - 0 - (2-1) = 1$个周期（注意此处假设WB前半写、ID后半读可重叠）。实际教材中常说2个周期的停顿，是因为某些实现中WB写入和ID读取不能在同一周期的不同半周期完成。

性能分析 1 — 无旁路流水线的IPC估算

实际程序中RAW相关性的出现频率极高。根据对SPEC CPU基准测试的统计分析，约30%$\sim$45%的指令会读取前1$\sim$2条指令产生的寄存器值。假设一个保守的估计——35%的指令与前1条指令存在RAW相关性，15%的指令与前2条指令存在RAW相关性。

在无旁路的五级流水线中：

• 与前1条指令相关的指令需要停顿2个周期：$0.35 \times 2 = 0.70$

• 与前2条指令相关的指令需要停顿1个周期：$0.15 \times 1 = 0.15$

• 平均CPI $= 1 + 0.70 + 0.15 = 1.85$

• 对应IPC $= 1/1.85 \approx 0.54$

而在有旁路的五级流水线中，ALU指令之间的RAW相关性可以通过EX$\to$EX旁路完全消除（零停顿），只有LOAD指令紧跟一条使用其结果的指令时才需要停顿1个周期（load-use hazard）。假设LOAD指令占20%，其中一半存在紧邻的load-use相关：

• load-use停顿：$0.20 \times 0.5 \times 1 = 0.10$

• 平均CPI $= 1 + 0.10 = 1.10$

• 对应IPC $= 1/1.10 \approx 0.91$

旁路网络使IPC从0.54提升到0.91，性能提升约69%。这清楚地说明了旁路网络对流水线处理器性能的决定性作用。

上述分析仅针对简单的标量流水线。在超标量处理器中，每周期需要发射和执行多条指令，指令之间的数据依赖关系更加密集——没有旁路网络，超标量处理器几乎不可能发挥其应有的指令级并行性。可以毫不夸张地说，旁路网络是现代高性能处理器设计中投入产出比最高的硬件结构之一。

从历史角度看，旁路网络的概念最早出现在IBM System/360 Model 91中（1967年），Robert Tomasulo在其著名的动态调度算法中使用了公共数据总线（Common Data Bus, CDB）来实现结果的广播和转发——这本质上就是旁路网络的早期形态。CDB使得功能单元的输出结果可以被所有等待该结果的保留站（reservation station）同时接收，无需经过寄存器文件——这正是现代旁路网络"生产者广播、消费者监听"模型的原型。

此后，几乎所有的流水线处理器都采用了某种形式的旁路机制。从MIPS R2000（1985年）的简单EX$\to$EX旁路，到Intel Pentium Pro（1995年）的多端口乱序旁路，再到现代Apple M4的复杂宽执行旁路网络，旁路技术在概念上始终如一——将结果从生产者直接转发给消费者——但实现复杂度增长了几个数量级。

值得注意的是，旁路网络的重要性不仅限于传统的标量和超标量处理器。在GPU的SIMT执行模型中，虽然指令调度的方式与CPU不同（GPU依赖大量线程来隐藏延迟而非旁路网络），但GPU中的特殊功能单元（如SFU、张量核心）仍然需要某种形式的结果转发机制。在CGRA（粗粒度可重构阵列）和数据流处理器中，处理元素之间的数据传递本质上也是一种广义的"旁路"——数据不经过集中式寄存器文件，而是直接从生产者流向消费者。因此，理解旁路网络的设计原理对于各类计算架构的设计都具有普遍意义。

简单设计的旁路网络

五级流水线的旁路

经典的五级流水线（IF、ID、EX、MEM、WB）是理解旁路网络最直观的起点。在这个流水线中，存在以下几条主要的旁路路径：

1. EX$\to$EX旁路（EX-to-EX Forwarding）：当一条ALU指令I1在EX阶段末尾产生结果后，该结果通过旁路网络直接传送到紧跟其后的指令I2的EX阶段输入。这条旁路路径消除了ALU指令之间背靠背（back-to-back）执行时的停顿。

2. MEM$\to$EX旁路（MEM-to-EX Forwarding）：I1在EX阶段产生的结果经过EX/MEM流水线寄存器后，在MEM阶段仍然可用。如果I2与I1之间隔了一条指令（I2在I1之后第2个周期进入EX），则I2可以通过MEM$\to$EX旁路获取I1的结果。

3. MEM$\to$EX旁路（LOAD专用）：当I1是一条LOAD指令时，其结果在MEM阶段末尾才从数据存储器中返回。此时，如果I2与I1之间至少隔了一条指令，I2可以通过MEM$\to$EX旁路使用LOAD的结果。但如果I2紧跟在I1之后（无间隔指令），由于LOAD的结果在MEM阶段末尾才可用，而I2此时已经进入EX阶段的开头——这就是著名的load-use冲突（load-use hazard），必须插入1个周期的停顿（stall bubble）。

4. WB$\to$ID旁路：某些处理器设计还包含WB阶段到ID阶段的旁路。在WB阶段的前半周期写入寄存器文件，在ID阶段的后半周期读取——利用时钟周期内的时间差实现"半周期旁路"。严格来说这不是旁路，而是依赖寄存器文件写优先（write-first）的时序设计。

经典五级流水线中的旁路路径：EX$\to$EX旁路消除ALU指令间的停顿，MEM$\to$EX旁路处理间隔一条指令的情况，WB$\to$ID依赖寄存器文件写优先时序

让我们用具体的时序图来说明各条旁路路径的工作过程。考虑以下指令序列：

add  x5, x1, x2    # I1: 在周期3的EX阶段产生x5
  sub  x7, x5, x3    # I2: 在周期4的EX阶段需要x5 (EX->EX旁路)
  or   x8, x5, x4    # I3: 在周期5的EX阶段需要x5 (MEM->EX旁路)

在周期3末尾，I1的ALU计算出$\texttt{x1} + \texttt{x2}$的结果。该结果同时做两件事：(1) 锁存到EX/MEM流水线寄存器中，沿正常数据通路继续前进；(2) 通过EX$\to$EX旁路路径反馈到ALU的输入端MUX。在周期4，I2进入EX阶段，旁路控制逻辑检测到I1的目的寄存器x5与I2的源寄存器x5匹配，于是选择旁路数据而非寄存器文件读出值。

在周期4末尾，I1的结果已经存储在EX/MEM流水线寄存器中。在周期5，I3进入EX阶段需要x5。此时旁路控制逻辑检测到MEM阶段流水线寄存器中的目的寄存器号与I3的源寄存器号匹配，通过MEM$\to$EX旁路将数据转发给I3。

以下时序表更直观地展示了旁路的工作过程：

指令	T1	T2	T3	T4	T5	T6	T7
有旁路的执行时序
I1: add x5, x1, x2	IF	ID	EX	MEM	WB
I2: sub x7, x5, x3		IF	ID	EX	MEM	WB
I3: or x8, x5, x4			IF	ID	EX	MEM	WB
无旁路的执行时序（需要停顿）
I1: add x5, x1, x2	IF	ID	EX	MEM	WB
I2: sub x7, x5, x3		IF	stall	stall	ID	EX	$\cdots$

三条指令在五级流水线中的执行时序（有旁路 vs 无旁路）

从表表 34.1可以看出，有旁路时I2在T4周期的EX阶段通过EX$\to$EX旁路获取I1在T3产生的x5值，无需等待。无旁路时，I2必须等到I1在T5完成WB后才能在T5的ID阶段读取x5，浪费了2个时钟周期。

值得注意的是，旁路路径的数量随流水线深度的增加而增加。在一个7级或更深的流水线中（如一些高频处理器的设计），可能需要EX$\to$EX、EX+1$\to$EX、EX+2$\to$EX等多级旁路，每增加一级旁路深度就需要额外的MUX输入和比较逻辑。这是深流水线设计中旁路网络复杂度增长的另一个维度。

旁路MUX的设计

旁路MUX是旁路网络中最核心的硬件组件。在五级流水线中，每个ALU输入端需要一个MUX来选择操作数的来源。对于ALU的每一个输入（srcA和srcB），操作数的可能来源包括：

1. 寄存器文件读出值：从ID阶段的寄存器文件读取，存储在ID/EX流水线寄存器中——这是"正常"路径。

2. EX$\to$EX旁路值：前一条指令在EX阶段末尾产生的ALU结果。

3. MEM$\to$EX旁路值（ALU结果）：前第2条指令的ALU结果，已锁存在EX/MEM流水线寄存器中。

4. MEM$\to$EX旁路值（LOAD数据）：前第2条指令若为LOAD，其从数据存储器读取的值。

5. 立即数（仅对srcB）：I型指令的立即数操作数。

五级流水线中旁路MUX的详细结构：srcA为4选1 MUX，srcB为5选1 MUX（额外包含立即数输入）

在硬件实现上，这些MUX通常使用标准单元库中的多路选择器实现。4选1 MUX可以由两级2选1 MUX级联构成，也可以使用传输门（transmission gate）实现单级4选1选择。对于64位数据通路，每个4选1 MUX包含64个独立的4选1位选择器——总计128个传输门或等效逻辑门。

硬件描述 1 — 五级流水线旁路MUX的门延迟

旁路MUX位于EX阶段的关键路径上。在典型的7 nm工艺下：

• 4选1 MUX的延迟：约30$\sim$50 ps（取决于负载和驱动能力）

• 64位ALU的延迟：约80$\sim$150 ps

• EX阶段总关键路径：MUX + ALU + 建立时间 $\approx$ 130$\sim$220 ps

在3 GHz时钟频率（333 ps周期）下，MUX延迟约占EX阶段总预算的15%$\sim$25%。虽然在五级流水线中这个比例尚可接受，但在超标量处理器中，旁路MUX的扇入增大将使这一占比显著上升。

MUX的物理实现还需要考虑输入负载问题。每条旁路数据线（64位宽）都需要驱动MUX的输入端。当多个MUX共享同一旁路源时（例如srcA和srcB的MUX都需要EX$\to$EX旁路值），旁路数据线的负载翻倍，需要更强的驱动缓冲器——这进一步增加了面积和功耗。

在MUX的电路实现上，常见的两种风格各有优劣：

• 传输门MUX（Transmission Gate MUX）：使用NMOS和PMOS对管构成的传输门，由互补选择信号控制。优点是延迟低、驱动能力好；缺点是需要互补选择信号（正、反两根线），布线面积增大。在旁路MUX中，传输门风格是最常用的选择，因为其延迟特性最优。

• 与或MUX（AND-OR MUX）：每个输入通过一个AND门与选择信号相与，所有AND门的输出通过一个大OR门汇合。优点是选择信号不需要互补形式，可以直接使用比较器的输出作为独热使能信号；缺点是AND-OR结构的延迟通常比传输门多1$\sim$2个反相器延迟。在需要将旁路控制信号与MUX紧密耦合的场景中（如独热编码选择），与或风格可能更合适。

实际设计中，高性能处理器的旁路MUX通常由专门的定制电路（custom circuit）实现，而非依赖标准单元综合。定制MUX可以精确控制晶体管尺寸、布局和寄生参数，将延迟优化到理论极限。例如，Apple的A系列和M系列处理器以及AMD的Zen系列处理器都在执行环路中大量使用定制电路来满足极端的时序要求。

旁路控制逻辑

旁路控制逻辑（Bypass Control Logic）的职责是判断当前在EX阶段的指令是否需要使用旁路值，以及使用哪一条旁路路径的值。其核心机制是寄存器编号比较：将流水线中前方各阶段指令的目的寄存器编号（rd）与当前指令的源寄存器编号（rs1、rs2）进行比较。

对于五级流水线的EX$\to$EX旁路，控制逻辑的条件为：

$$\texttt{ForwardA\_EX} = \left(\texttt{EX\_MEM.rd} = \texttt{ID\_EX.rs1}\right) \wedge \left(\texttt{EX\_MEM.rd} \neq 0\right) \wedge \texttt{EX\_MEM.RegWrite}$$

其中：

• $\texttt{EX\_MEM.rd}$是EX/MEM流水线寄存器中存储的前一条指令的目的寄存器号。

• $\texttt{ID\_EX.rs1}$是ID/EX流水线寄存器中存储的当前指令的第一个源寄存器号。

• $\texttt{EX\_MEM.rd} \neq 0$确保不会对x0进行旁路（RISC-V中x0硬连线为0）。

• $\texttt{EX\_MEM.RegWrite}$确保前一条指令确实会写寄存器（排除SW、BEQ等不产生寄存器结果的指令）。

类似地，MEM$\to$EX旁路的控制条件为：

$$\begin{split} \texttt{ForwardA\_MEM} = & \left(\texttt{MEM\_WB.rd} = \texttt{ID\_EX.rs1}\right) \wedge \left(\texttt{MEM\_WB.rd} \neq 0\right) \\ & \wedge \texttt{MEM\_WB.RegWrite} \wedge \neg \texttt{ForwardA\_EX} \end{split}$$

注意最后一个条件$\neg \texttt{ForwardA\_EX}$：当EX$\to$EX和MEM$\to$EX旁路同时匹配时，EX$\to$EX旁路具有更高优先级，因为它来自程序顺序中更晚的指令，代表更新的值。这一优先级关系在后续小节中会详细讨论。

以下SystemVerilog代码展示了完整的旁路控制逻辑实现：

// 旁路控制逻辑 — 五级流水线
  // 为 srcA (rs1) 和 srcB (rs2) 分别生成旁路选择信号
  typedef enum logic [1:0] {
    FWD_NONE = 2'b00,  // 使用寄存器文件读值
    FWD_EX   = 2'b01,  // EX->EX 旁路
    FWD_MEM  = 2'b10   // MEM->EX 旁路
  } fwd_sel_t;

  // --- srcA 旁路选择 ---
  always_comb begin
    if (ex_mem_reg_write && (ex_mem_rd != 5'b0)
        && (ex_mem_rd == id_ex_rs1))
      fwd_sel_a = FWD_EX;         // EX->EX: 最高优先级
    else if (mem_wb_reg_write && (mem_wb_rd != 5'b0)
             && (mem_wb_rd == id_ex_rs1))
      fwd_sel_a = FWD_MEM;        // MEM->EX: 次优先级
    else
      fwd_sel_a = FWD_NONE;       // 无旁路
  end

  // --- srcB 旁路选择 ---
  always_comb begin
    if (ex_mem_reg_write && (ex_mem_rd != 5'b0)
        && (ex_mem_rd == id_ex_rs2))
      fwd_sel_b = FWD_EX;
    else if (mem_wb_reg_write && (mem_wb_rd != 5'b0)
             && (mem_wb_rd == id_ex_rs2))
      fwd_sel_b = FWD_MEM;
    else
      fwd_sel_b = FWD_NONE;
  end

旁路控制逻辑本身的延迟非常小——5位比较器的延迟约为15$\sim$25 ps，是快速逻辑。但需要注意的是，旁路控制信号必须在MUX做出选择之前就绪，否则MUX将收到错误的选择信号。因此在实际设计中，旁路控制逻辑通常与MUX的数据输入并行计算：比较器与数据通路同时工作，当数据到达MUX输入时，选择信号也已就绪。

Load-Use冲突的检测

旁路控制逻辑还需要处理一种特殊情况：load-use冲突。当前一条指令是LOAD且紧跟的指令使用了LOAD的目的寄存器时，由于LOAD的结果在MEM阶段末尾才可用，而消费者指令此时已经处于EX阶段的开头——时序上来不及旁路。此时必须插入一个气泡（bubble），将消费者指令延迟一个周期。

检测load-use冲突的条件为：

$$\texttt{LoadUseHazard} = \texttt{ID\_EX.MemRead} \wedge \left[(\texttt{ID\_EX.rd} = \texttt{IF\_ID.rs1}) \vee (\texttt{ID\_EX.rd} = \texttt{IF\_ID.rs2})\right]$$

当LoadUseHazard为真时，流水线控制单元需要：(1) 将IF/ID流水线寄存器冻结（stall），不接受新指令；(2) 在ID/EX流水线寄存器中插入一个NOP气泡（清除所有控制信号）。经过一个周期的延迟后，LOAD的结果可以通过正常的MEM$\to$EX旁路传递给消费者——此时冲突已解除。

编译器也可以通过指令重排来避免load-use冲突：在LOAD指令和使用其结果的指令之间插入一条不相关的指令（称为delay slot scheduling），利用这一个周期的间隔使得LOAD结果在消费者到达EX阶段时已经可以通过MEM$\to$EX旁路获取。现代编译器（如LLVM和GCC）在其指令调度Pass中都会尝试这种优化。

设计提示

在RISC-V架构中，x0寄存器的特殊性需要在旁路控制逻辑中特别处理。由于x0永远为零且不可写入，任何以x0为目的寄存器的指令实际上不会产生有效结果。如果不在旁路控制中排除x0（即检查$\texttt{rd} \neq 0$），当一条$\texttt{rd} = \texttt{x0}$的指令后面跟着一条$\texttt{rs} = \texttt{x0}$的指令时，旁路逻辑会错误地将前者的ALU结果转发给后者，而不是正确的零值。这是一个经典的设计错误，在RISC-V处理器的教学和验证中屡见不鲜。

旁路控制与流水线冲刷

当流水线发生冲刷（flush）时——例如分支预测失败或异常发生——旁路控制逻辑也需要正确响应。被冲刷的指令不应提供旁路数据，因为它们的结果已经无效。在实现上，通常在每个流水线寄存器中增加一个valid位（有效位），只有当该位为真时，该流水级的指令才参与旁路匹配。当流水线冲刷信号激活时，对应阶段的valid位被清零，从而自动禁止了无效指令的旁路转发。

超标量旁路网络的复杂度分析

当我们从简单的标量流水线进入超标量处理器的领域，旁路网络的复杂度将发生质的飞跃。本节将系统地推导超标量旁路网络中各个硬件组件的数量和规模，揭示"二次方爆炸"的根本原因。

N写端口$\times$M读端口的旁路MUX矩阵

在一个拥有$N$个写端口（即$N$个能够产生结果的执行端口）和$M$个读端口（即$M$个需要操作数输入的端口$\times$每端口的操作数个数）的超标量处理器中，旁路网络的核心硬件是一组操作数选择MUX。每个读端口需要一个独立的MUX来从多个旁路来源中选择正确的操作数值，而每个MUX的输入中都必须包含所有可能的旁路来源。

设处理器具有$N_W$个写端口（结果生产者），$N_R$个读端口（操作数消费者），且考虑$D$个周期深度的旁路。旁路MUX的总数和每个MUX的输入数分别为：

$$\text{旁路MUX总数} = N_R$$

$$\text{每个MUX的旁路输入数} = N_W \times D + 1_{\text{PRF}} \quad (\text{还可能 } + 1_{\text{Imm}})$$

$$\text{旁路数据路径总数} = N_W \times D \times N_R$$

注意，旁路数据路径总数与$N_W \times N_R$成正比——当$N_W$和$N_R$都随发射宽度线性增长时，总路径数呈二次方增长。这就是旁路网络复杂度"$O(N^2)$爆炸"的根本来源。

让我们用一个具体的例子来展示这种二次方增长的严重性。

案例研究 1 — 6端口处理器的旁路MUX数量精确推导

考虑一个具有6个执行端口的高性能处理器（类似Intel Golden Cove或ARM Cortex-X3），其配置为：

• 4个整数ALU端口（ALU0$\sim$ALU3），每个端口每周期产生1个64位结果

• 2个LOAD/AGU端口（LD0$\sim$LD1），LOAD结果经过4周期Cache访问后可用

第一步：确定写端口数（旁路源数量）。

在考虑1个周期深度的旁路时，$N_W = 6$个写端口：4个ALU + 2个LOAD（上一周期结果可用）。如果还考虑2周期深度旁路（如乘法器在第3周期产生结果），写端口在旁路网络中的"虚拟数量"会更多。为简化起见，我们先只考虑1周期深度。

第二步：确定读端口数（操作数消费端口数量）。

每个ALU端口有2个操作数输入（srcA和srcB），每个AGU端口有1$\sim$2个操作数输入（基地址和偏移量）。因此：

$$\begin{aligned} N_R &= 4_{\text{ALU}} \times 2_{\text{operands}} + 2_{\text{AGU}} \times 2_{\text{operands}} \\ &= 8 + 4 = 12 \text{ 个读端口} \end{aligned}$$

第三步：计算旁路MUX总数和每个MUX的扇入。

旁路MUX总数 $= N_R = 12$个。

每个MUX需要从以下来源中选择：

• 6个旁路源（4个ALU + 2个LOAD的上周期结果）

• 1个PRF读出值（从物理寄存器文件读取的默认值）

因此，每个MUX的扇入为$6 + 1 = 7$，即7选1 MUX。对于srcB端口，如果还需要考虑立即数输入，则扇入变为8选1。

第四步：计算旁路数据路径总数。

仅考虑旁路路径（不含PRF和立即数）：

$$\text{旁路路径总数} = N_W \times N_R = 6 \times 12 = 72 \text{ 条}$$

每条旁路路径是一条64位宽的数据总线。72条路径意味着：

$$72 \times 64 = 4608 \text{ 根旁路数据导线}$$

这些导线需要在执行区域内从各功能单元的输出端扇出，跨越物理距离到达各MUX的输入端。

第五步：引入多周期旁路后的膨胀。

如果进一步考虑2周期深度的旁路（以支持2周期延迟的指令，如整数乘法的第2级输出），旁路源数量翻倍为$N_W \times D = 6 \times 2 = 12$个虚拟写端口，路径总数增长到$12 \times 12 = 144$条，导线总数达到$144 \times 64 = 9216$根。

上述推导结果可以通过以下表格更直观地展示不同发射宽度下的旁路网络规模：

发射宽度	ALU	LOAD	$N_W$	$N_R$	MUX扇入	路径$N_W{\times}N_R$
2-wide	2	1	3	6	4	18
4-wide	3	1	4	8	5	32
6-wide	4	2	6	12	7	72
8-wide	5	2	7	14	8	98
10-wide	6	3	9	18	10	162

不同发射宽度下旁路网络的规模精确推导（1周期深度旁路）

发射宽度	MUX总数	MUX晶体管数	导线总数	比较器数
2-wide	6	6,144	1,152	18
4-wide	8	10,240	2,048	32
6-wide	12	21,504	4,608	72
8-wide	14	28,672	6,272	98
10-wide	18	46,080	10,368	162

旁路网络导线数和MUX晶体管数的增长（64位数据通路）

从表表 34.2和表表 34.3可以看出，发射宽度从2增长到10（5倍），旁路路径数从18增长到162（9倍），MUX晶体管数从6,144增长到46,080（7.5倍），导线数从1,152增长到10,368（9倍）。这种超线性增长是限制处理器进一步拓宽发射宽度的主要瓶颈之一——与发射队列（第 28.0 章）的唤醒逻辑复杂度增长一起，构成了"宽度墙"（width wall）。

4个ALU端口之间的全连接旁路网络（仅显示同周期旁路路径）：每个ALU的输出需要扇出到其他3个ALU的操作数MUX输入端，形成$4 \times 3 \times 2 = 24$条旁路数据总线

从图图 34.3可以直观地看出，全连接旁路网络的布线密度随端口数的增加而急剧膨胀。对于$N$个执行端口，仅同周期旁路的数据总线数量就达到$N \times (N-1) \times 2$（每个端口的输出连接到其他$N-1$个端口的2个操作数输入）。加上跨周期旁路和LOAD端口，总旁路路径数与$N^2$成正比——这就是旁路网络复杂度"二次方爆炸"的根源。

每个MUX的扇入分析与门延迟

旁路MUX的扇入（fan-in）——即MUX的输入端口数——是决定旁路网络延迟的关键参数。上一小节已经推导出，在6端口处理器中，每个操作数MUX需要7个输入（6个旁路源 + 1个PRF读出值）。本节将深入分析7选1 MUX的电路实现和门延迟。

7:1 MUX的电路结构

一个$n$选1 MUX可以用$\lceil\log_2 n\rceil$级2选1 MUX级联构成。对于7选1 MUX：

$$\text{MUX级数} = \lceil\log_2 7\rceil = 3 \text{ 级}$$

具体实现通常将7选1 MUX扩展为8选1 MUX（第8个输入可以绑定为常数0或用于其他用途），用3级2选1 MUX级联实现：

• 第1级：4个2选1 MUX，从8个输入中选出4个。

• 第2级：2个2选1 MUX，从4个中间结果中选出2个。

• 第3级：1个2选1 MUX，从2个中间结果中选出最终值。

对于64位数据通路，每级包含64个并行的1位MUX。总晶体管数（传输门实现）为：

$$\text{晶体管数} = 64 \times (4 + 2 + 1) \times 4 = 64 \times 7 \times 4 = 1792 \text{ 个晶体管/MUX}$$

其中每个1位2选1 MUX使用4个晶体管（2个NMOS + 2个PMOS组成一对传输门，加上互补选择信号的反相器）。

硬件描述 2 — 7:1旁路MUX的门延迟分解

在7 nm FinFET工艺下，3级MUX的延迟可以精确分解为：

第1级 2选1 MUX（传输门实现）：

• 传输门导通延迟：$\sim$8 ps

• 选择信号反相器延迟：$\sim$5 ps

• 合计（含线负载）：$\sim$12 ps

第2级 2选1 MUX（中间级，需要驱动下一级）：

• 传输门延迟 + 缓冲器延迟：$\sim$15 ps

第3级 2选1 MUX（最终级，需要驱动ALU输入负载）：

• 传输门延迟 + 输出驱动缓冲器：$\sim$18 ps

总延迟：$12 + 15 + 18 = 45$ ps（典型值），约等于3级逻辑门延迟（每级$\sim$15 ps）。

作为对比：

• 4选1 MUX（2级）：$\sim$30 ps

• 8选1 MUX（3级）：$\sim$45 ps

• 16选1 MUX（4级）：$\sim$65 ps

在5 GHz时钟频率（200 ps周期）下，7选1旁路MUX的45 ps延迟占执行阶段时序预算的约22.5%。加上ALU延迟（$\sim$100 ps）和锁存器开销（$\sim$30 ps），执行环路总延迟约为$45 + 100 + 30 = 175$ ps，留给旁路导线延迟的余量仅剩$200 - 175 = 25$ ps——这对物理布局提出了极为苛刻的要求。

与或MUX实现方案

除了传输门级联方案外，另一种常用的电路实现是与或MUX（AND-OR MUX），也称为独热MUX（one-hot MUX）。在这种方案中，每个输入通过一个AND门与对应的独热选择信号相与，所有AND门的输出通过一个大OR门汇合。

对于7选1与或MUX，电路结构为：

$$\text{Out} = (D_0 \wedge S_0) \vee (D_1 \wedge S_1) \vee \cdots \vee (D_6 \wedge S_6)$$

其中$D_i$是第$i$个数据输入，$S_i$是对应的独热选择信号（恰好有一个为1）。

与或MUX的延迟为1个AND门 + 1个7输入OR门。在7 nm工艺中：

• 2输入AND门延迟：$\sim$12 ps

• 7输入OR门延迟（通常分解为2级NAND-NOR）：$\sim$20 ps

• 总延迟：$\sim$32 ps

与或MUX的延迟（32 ps）比传输门级联方案（45 ps）略短，但其关键优势在于选择信号不需要提前计算——独热选择信号可以与数据同时到达AND门。这意味着旁路比较器的输出可以直接作为MUX的使能信号，无需经过编码器级。缺点是与或MUX的面积更大（每个输入需要一个AND门，而非一个传输门），且OR门的扇入增大时延迟上升更快。

在实际的高性能处理器设计中，旁路MUX通常由专门的定制电路（full-custom circuit）实现，综合使用传输门和动态逻辑（dynamic logic）等技术，将延迟压缩到30$\sim$40 ps的范围内。Apple的A/M系列处理器和AMD的Zen系列处理器都在执行环路中大量使用定制电路。

旁路比较器矩阵

旁路控制逻辑的核心是比较器矩阵（comparator matrix）：将每个消费者操作数的源寄存器标签与每个生产者的目的寄存器标签进行比较，判断是否需要旁路。比较器矩阵的规模直接反映了旁路控制逻辑的硬件开销。

比较器数量的精确推导

在6端口处理器的例子中：

• 每个ALU端口有2个源操作数，每个AGU端口有2个源操作数

• 总共$N_R = 12$个源操作数标签需要进行匹配

• $N_W = 6$个旁路生产者的目的寄存器标签需要被匹配

因此，比较器矩阵的规模为：

$$\text{比较器总数} = N_R \times N_W = 12 \times 6 = 72 \text{ 个比较器}$$

每个比较器比较两个物理寄存器编号。假设物理寄存器文件有192个表项（7位编码）或256个表项（8位编码），则每个比较器是一个7位或8位的相等比较器（equality comparator）。

6端口处理器的旁路比较器矩阵：12个源操作数标签$\times$6个目的寄存器标签$= 72$个比较器

单个比较器的电路实现

每个$k$位相等比较器由$k$个XNOR门（异或非门）和一个$k$输入AND门组成：

$$\text{Match} = \bigwedge_{i=0}^{k-1} \left(A_i \odot B_i\right)$$

其中$A_i \odot B_i$是第$i$位的XNOR操作（当两位相同时输出1）。$k$个XNOR的输出通过一个$k$输入AND门汇合——只有所有位都匹配时，AND门才输出1。

对于8位比较器：

• 8个XNOR门（并行执行）：$\sim$10 ps

• 1个8输入AND门（通常分解为2级NAND树）：$\sim$15 ps

• 总延迟：$\sim$25 ps

• 晶体管数：$8 \times 6_{\text{XNOR}} + 16_{\text{AND树}} = 64$个晶体管

72个8位比较器的总晶体管数为$72 \times 64 = 4608$个晶体管。虽然单个比较器很小，但72个比较器组成的矩阵在物理布局中占据了可观的面积，且其输出信号需要路由到对应的MUX选择端。

性能分析 2 — 比较器矩阵的延迟与关键路径

比较器矩阵的延迟对旁路网络的时序至关重要。在典型的执行环路中，比较器需要在MUX做出选择之前完成匹配计算。具体的时序关系取决于MUX的实现方式：

方案1：编码选择MUX。 72个比较器的输出首先通过一个优先级编码器（priority encoder），生成编码后的MUX选择信号。关键路径为：

$$T_{\text{ctrl}} = T_{\text{comparator}} + T_{\text{priority\_encoder}} + T_{\text{MUX}} = 25 + 20 + 45 = 90\,\text{ps}$$

这远超单独的MUX延迟，成为执行环路的瓶颈。

方案2：独热选择（AND-OR）MUX。 比较器的输出直接作为MUX的独热使能信号，省去了优先级编码器。关键路径为：

$$T_{\text{ctrl}} = \max(T_{\text{comparator}}, T_{\text{data\_arrival}}) + T_{\text{AND-OR\_MUX}} = \max(25, 0) + 32 = 57\,\text{ps}$$

如果旁路数据和比较结果同时到达（两者并行计算），独热方案可以节省约33 ps。

方案3：提前比较。 在上一个流水级（如发射阶段）就完成标签比较，将比较结果锁存在流水线寄存器中，与指令一起进入执行阶段。此时比较器延迟被完全隐藏，MUX只需等待数据到达。关键路径为纯MUX延迟（$\sim$45 ps或$\sim$32 ps）。这是大多数高性能处理器的首选方案，但前提是源标签在发射阶段就已确定。

比较器矩阵的物理布局

在物理设计中，72个比较器的布局需要精心安排。理想情况下，每个比较器应靠近其对应的MUX放置，以最小化匹配信号到MUX选择端的布线距离。然而，比较器的两个输入（源标签和目的标签）分别来自不同的流水线寄存器——源标签来自消费者指令的ID/EX流水线寄存器（或发射队列），目的标签来自生产者端口的输出锁存器。这两者在物理上可能相距较远，需要通过全局布线将标签信号分配到比较器矩阵中。

一种常见的物理优化是将比较器矩阵组织为内容可寻址存储器（CAM）风格的结构。在这种布局中，目的标签沿水平方向驱动（类似字线），源标签沿垂直方向驱动（类似位线），比较操作在交叉点处完成。这种结构化布局使得标签信号的分配路径规则且短，有利于减小延迟和面积。

多周期功能单元的旁路处理

前面的分析主要聚焦于单周期ALU的旁路。但在实际的超标量处理器中，存在多种延迟不同的功能单元，每种功能单元的旁路特性也各不相同。如何在统一的旁路网络中处理这些异构的延迟特性，是旁路网络设计中的重要挑战。

各类功能单元的延迟谱

在一个典型的高性能整数执行引擎中，各功能单元的延迟如下：

功能单元	延迟(周期)	旁路方式	备注
简单ALU (加减/逻辑)	1	下周期旁路	最常见，关键路径
复杂ALU (移位/CLZ)	1$\sim$2	下周期/2周期旁路	部分操作2周期
整数乘法器	3$\sim$4	完成周期旁路	流水线化
整数除法器	12$\sim$40	无旁路/写回PRF	非流水线化
分支单元	1	不产生数据结果	仅产生控制信号
LOAD单元 (L1命中)	4$\sim$5	完成周期旁路	关键路径
STORE地址	1	不需要数据旁路	地址送入Store Buffer

各类功能单元的延迟及旁路特性

乘法器旁路的特殊处理

整数乘法器通常是3$\sim$4级流水线化设计。以3周期乘法器为例，其内部流水线为：

1. MUL1：Booth编码 + 部分积生成

2. MUL2：Wallace树压缩

3. MUL3：最终加法器（CPA）产生64位结果

乘法器的旁路有两个选择：

• 方案A：从MUL3的输出旁路。 这是最常见的方案。乘法结果在MUL3阶段末尾产生，通过旁路网络传递给消费者。消费者最早可以在MUL3的下一个周期获取结果，即乘法的有效延迟为3+1=4个周期（发射到使用）。

• 方案B：从MUL2的输出旁路（部分旁路）。 在某些设计中，如果消费者只需要乘法结果的低32位（如32位乘法），可以从MUL2阶段的部分结果中提前旁路，将有效延迟缩短为3个周期。但这需要额外的MUX和控制逻辑来区分完整64位结果和低32位部分结果。

乘法器旁路对旁路网络的影响是增加了一个额外的旁路时间窗口。在标准旁路网络中，ALU结果在执行后的第1个周期可旁路；乘法器结果在执行后的第3个周期可旁路。唤醒逻辑需要知道每条指令的延迟，以便在正确的时间唤醒消费者——唤醒ALU消费者需要提前1个周期，唤醒乘法消费者需要提前3个周期。

设计提示

乘法器旁路的一个微妙问题是旁路寄存器的复用。在大多数设计中，旁路锁存器在每个周期都会被新的结果覆盖。如果ALU端口在乘法器结果到达旁路锁存器的同一周期也产生了结果，两者会发生冲突。解决方案包括：(1) 为乘法器设置独立的旁路锁存器和旁路路径（增加MUX扇入）；(2) 通过发射调度避免冲突——在乘法器结果将到达的周期不向同一端口发射新的ALU指令（可能浪费1个周期的端口利用率）；(3) 乘法器共享ALU端口的旁路通道，但当两者同时产生结果时优先旁路ALU结果（乘法结果延迟写回PRF）。方案(3)是最常用的折中。

LOAD指令旁路的关键性

在所有功能单元中，LOAD指令的旁路对性能的影响最大。原因有二：

1. LOAD指令的占比高：在典型的整数程序中，LOAD指令占所有指令的20%$\sim$30%，是最频繁的指令类型之一。

2. 指针追踪模式（Pointer Chasing）：在链表遍历、树搜索、哈希表查找等数据结构操作中，每条LOAD的结果是下一条LOAD的基地址——形成一条严格的串行LOAD依赖链。这条链的执行速度完全取决于LOAD$\to$LOAD的旁路延迟。

LOAD的旁路延迟等于L1 Data Cache的访问延迟。在现代处理器中，L1D Cache的延迟通常为4$\sim$5个周期（流水线化访问）。LOAD结果在Cache流水线的最后一级产生，通过旁路网络传递给下一条LOAD的地址计算阶段。

LOAD$\to$LOAD旁路路径（也称为load-to-use延迟）的优化是处理器微架构设计师最关注的指标之一。Apple M系列处理器以其极低的load-to-use延迟（3周期）而闻名——这比许多竞争对手的4$\sim$5周期快了1$\sim$2个周期，在指针追踪密集的工作负载中带来了显著的性能优势。

性能分析 3 — LOAD-to-use延迟对IPC的影响

通过性能模拟可以量化LOAD-to-use延迟对IPC的影响。以下数据基于6-wide乱序处理器在SPEC CPU 2017上的模拟结果：

L-to-U延迟	Int Rate IPC	变化	指针追踪IPC
3周期	4.52	基线	1.28
4周期	4.21	$-6.9\%$	0.96
5周期	3.98	$-11.9\%$	0.77
6周期	3.79	$-16.2\%$	0.64

每增加1个周期的LOAD-to-use延迟，整数IPC下降约5%$\sim$6%；在指针追踪密集的工作负载中，IPC下降更为剧烈（25%$\sim$30%/周期）。这解释了为什么处理器厂商在LOAD旁路路径的优化上投入了巨大的工程资源——即使压缩1个周期的LOAD延迟，也意味着5%$\sim$7%的整体性能提升。

异构延迟的唤醒管理

当执行引擎中存在延迟不同的功能单元时，发射队列的唤醒逻辑需要根据生产者的类型来确定唤醒的时机。具体来说：

• 如果生产者是1周期ALU指令，唤醒信号在生产者被选中发射时（第$N$周期）就广播，消费者在第$N+1$周期被唤醒并可能被选中发射，在第$N+2$周期获取旁路数据。

• 如果生产者是3周期乘法指令，唤醒信号在生产者的MUL2阶段（第$N+2$周期，即结果即将在$N+3$产生的前一拍）广播，消费者在第$N+3$周期被唤醒发射，在第$N+4$周期获取旁路数据。

• 如果生产者是4周期LOAD指令，唤醒信号在LOAD的第3级Cache访问阶段广播（基于Cache命中的推测），消费者在LOAD完成的同一周期被唤醒发射，下一周期获取旁路数据。

这种基于指令类型的异构唤醒延迟增加了发射队列和旁路网络的控制复杂度。特别是LOAD指令的唤醒是推测性的——如果L1 Cache未命中，唤醒提前发生了，消费者到达旁路网络时数据尚不可用，需要触发重发射机制。详细的唤醒和推测机制在第 28.0 章和第 29.0 章中讨论。

旁路网络的扇入扇出详细分析

旁路网络的复杂度可以用扇入和扇出两个指标来进一步量化，它们分别对应MUX侧和驱动侧的硬件压力。

扇入对MUX延迟和面积的影响

扇入（fan-in）指每个操作数选择MUX需要接收多少个旁路来源的数据。在一个拥有$P$个可能产生旁路结果的端口、考虑$D$个周期深度旁路的系统中，每个操作数输入的旁路扇入为：

$$\text{Fan-in} = P \times D + 1_{\text{PRF}} \quad (\text{srcB还需} +1_{\text{Imm}})$$

对于6端口、1周期深度的例子，$\text{Fan-in} = 6 \times 1 + 1 = 7$。若考虑2周期深度，$\text{Fan-in} = 6 \times 2 + 1 = 13$。

MUX扇入对面积的影响同样不可忽视。一个$n$输入、$w$位宽的MUX，其面积与$n \times w$成正比。对于64位数据通路的7选1 MUX，所需的晶体管数约为$7 \times 64 \times 4 \approx 1792$个晶体管（传输门实现），或$7 \times 64 \times 6 \approx 2688$个晶体管（与或MUX实现）。整个旁路网络中12个这样的MUX总共需要约21,504$\sim$32,256个晶体管——单独看不算大，但这些MUX在物理布局中紧邻功能单元放置，占用的是芯片上最"昂贵"的面积区域。

MUX扇入增大还有一个间接影响：每增加一个输入，MUX的输入电容增大，前级驱动器需要更强的驱动能力来维持信号的转换速率（slew rate）。如果驱动能力不足，信号的上升/下降时间变长，不仅增加MUX本身的延迟，还可能导致下游逻辑的时序违规。因此，每个MUX输入端通常需要一个本地缓冲器（local buffer），将远端信号重新驱动后送入MUX——这进一步增加了面积和功耗。

扇出对驱动能力的要求

扇出（fan-out）指每个旁路源需要将其结果扇出到多少个MUX输入。在全连接的旁路网络中，每个旁路源的扇出为：

$$\text{Fan-out} = N_R = C \times O$$

其中$C$是需要接收旁路数据的消费端口数，$O$是每个消费端口的操作数数量。在6-wide例子中，$\text{Fan-out} = 12$——每个旁路源的64位数据需要驱动12个MUX的输入端。

扇出为12意味着每个旁路源输出端的负载是单个MUX输入电容的12倍。在7 nm工艺中，假设每个MUX输入的负载电容约为1 fF，则总负载为12 fF。要在20 ps内驱动12 fF的负载，所需的驱动电流约为：

$$I_{\text{drive}} = \frac{C \times \Delta V}{\Delta t} = \frac{12\,\text{fF} \times 0.75\,\text{V}}{20\,\text{ps}} = 0.45\,\text{mA}$$

这需要一个中等尺寸的缓冲器（约20$\sim$40个FinFET）。此外，由于12个MUX分布在芯片的不同物理位置，旁路数据线需要形成一个树形分布网络（distribution tree），以均衡到达各MUX的延迟。

设计提示

在实际设计中，旁路源的扇出驱动通常采用两级缓冲策略：第一级缓冲器紧靠功能单元输出端，将结果驱动到旁路总线；第二级缓冲器分布在旁路总线的各个分支点，将数据局部放大后送入就近的MUX。这种H-tree或fish-bone风格的驱动拓扑可以在延迟和功耗之间取得良好平衡。如果采用简单的长线驱动（一个大缓冲器驱动所有12个MUX），虽然电路简单，但远端MUX的延迟会显著大于近端——这种延迟不均衡可能导致时序分析中出现意外的关键路径。

旁路网络对时序的影响

执行环路的关键路径

旁路网络处于超标量处理器中最关键的执行环路（execution loop）上。执行环路是指从操作数选择、功能单元执行到结果旁路、再到下一条依赖指令的操作数选择这一完整路径。这个环路的延迟直接决定了处理器能够以多快的频率执行背靠背的依赖指令链。

执行环路的关键路径通常为：

$$T_{\text{loop}} = T_{\text{MUX}} + T_{\text{FU}} + T_{\text{bypass wire}} + T_{\text{latch}}$$

其中：

• $T_{\text{MUX}}$：操作数选择MUX的延迟——这是旁路网络直接贡献的延迟。

• $T_{\text{FU}}$：功能单元（如ALU）的计算延迟。

• $T_{\text{bypass wire}}$：旁路数据从功能单元输出到MUX输入的导线延迟。

• $T_{\text{latch}}$：流水线锁存器的建立时间和时钟偏移。

性能分析 4 — 旁路MUX扇入对时序的量化影响

MUX的延迟随输入数量（扇入）的增加而增长。假设使用标准单元库中的多路选择器，其延迟的近似关系为：

$$T_{\text{MUX}}(n) \approx T_{\text{MUX}}(2) \times \lceil\log_2 n\rceil \times k$$

其中$n$是MUX的输入数，$T_{\text{MUX}}(2)$是2选1 MUX的基本延迟（约15$\sim$20 ps @7 nm），$k$是级间扇出因子（约0.8$\sim$1.0）。

具体数值估算（7 nm工艺）：

• 4选1 MUX：$\approx$ 30 ps（五级流水线场景，2级）

• 7选1 MUX：$\approx$ 45 ps（6-wide超标量，3级）

• 10选1 MUX：$\approx$ 55 ps（含多周期旁路深度）

• 16选1 MUX：$\approx$ 65 ps（8-wide超标量或2周期旁路深度）

以6-wide处理器为例，假设ALU延迟为100 ps，锁存器开销为30 ps：

• 4选1 MUX + 短导线（50$\mu$m，5 ps）：$T_{\text{loop}} = 30 + 100 + 5 + 30 = 165$ ps $\Rightarrow$ 6.1 GHz

• 7选1 MUX + 中等导线（200$\mu$m，20 ps）：$T_{\text{loop}} = 45 + 100 + 20 + 30 = 195$ ps $\Rightarrow$ 5.1 GHz

• 16选1 MUX + 长导线（400$\mu$m，50 ps）：$T_{\text{loop}} = 65 + 100 + 50 + 30 = 245$ ps $\Rightarrow$ 4.1 GHz

从4选1 MUX + 短导线到16选1 MUX + 长导线，最大频率降低约33%。这一量级的频率损失在高性能处理器设计中是不可接受的，因此缩减旁路MUX的扇入和导线长度是微架构设计师的首要优化目标。

旁路控制信号的时序

执行环路的时序约束还有一个微妙之处：旁路控制信号也位于关键路径上。旁路控制逻辑需要比较目的寄存器号与源寄存器号来生成MUX的选择信号。如果MUX使用编码选择信号（encoded select），则需要先完成所有比较再通过优先级编码器生成最终选择——这会在MUX延迟之前增加约20$\sim$30 ps的比较和编码延迟。

一种常用的优化是使用独热编码（one-hot encoded）的MUX选择信号。在这种方案中，每条旁路路径对应MUX的一个独立使能信号（enable），不需要优先级编码器。MUX内部使用"与-或"（AND-OR）结构代替传统的传输门选择结构，可以将比较逻辑的输出直接作为使能信号，减少1级逻辑门延迟。代价是MUX面积略有增加（因为独热编码需要更多的控制线），但时序收益通常是值得的。

让我们具体分析72个比较器的控制路径时序。在6端口处理器中，每个MUX有6个旁路选择信号（来自6个比较器的匹配输出），加上1个PRF默认信号。这7个信号需要满足以下约束：

1. 互斥性：在任意时刻，最多一个旁路匹配信号有效（因为物理寄存器编号唯一）。

2. 默认行为：如果没有任何旁路匹配，PRF信号默认有效。

3. 时序要求：选择信号必须在数据到达MUX输入端之前或同时就绪。

对于独热编码方案，PRF默认信号的生成需要一个额外的NOR门（所有旁路匹配信号均为0时输出1）：

$$\texttt{sel\_PRF} = \neg\left(\texttt{match}_0 \vee \texttt{match}_1 \vee \cdots \vee \texttt{match}_5\right)$$

这个6输入NOR门增加了约12 ps的延迟。在时序紧张的设计中，可以通过推测性PRF选择来避免这一额外延迟：默认选择PRF数据通过MUX，仅当旁路匹配信号到达后才切换到旁路数据。这要求MUX具有"默认直通"（default pass-through）行为——一种电路层面的微优化。

在电路实现上，"默认直通"MUX可以通过动态逻辑（dynamic logic）实现。在评估阶段（evaluate phase），如果所有旁路匹配信号均为低电平，MUX输出默认连接到PRF输入端；如果某个匹配信号变高，则对应的旁路数据取代PRF数据出现在输出端。这种"先预充电到PRF值、再由旁路信号覆盖"的机制将NOR门延迟从关键路径中完全消除，代价是需要动态逻辑所特有的预充电和评估时序管理。动态逻辑MUX在Intel和Apple的执行环路定制电路中被广泛使用。

执行环路的流水化与时间借用

执行环路的流水化

当执行环路的延迟无法在一个时钟周期内完成时，设计师可以将执行环路拆分为两级流水线。例如，将旁路MUX选择和功能单元执行分为两个阶段：第一级完成操作数选择（MUX），第二级完成ALU计算。这样每级的延迟减半，允许更高的时钟频率。

然而，执行环路的流水化会带来一个严重后果：背靠背依赖指令之间的延迟从1周期变为2周期。对于整数ALU指令，这意味着每条依赖指令链的有效延迟翻倍，对IPC的影响可达10%$\sim$15%。因此，执行环路的流水化是一个需要极其谨慎评估的设计决策。

设计权衡 1 — 执行环路流水化的频率–IPC权衡

设一个处理器在不流水化时的执行环路延迟为$T_{\text{loop}} = 230$ ps，对应最大频率$f_1 = 4.3$ GHz。流水化后，每级延迟为$T_{\text{stage}} = 130$ ps，对应最大频率$f_2 = 7.7$ GHz。

但流水化使得ALU指令的有效延迟从1周期变为2周期。根据对SPEC CPU基准测试的分析，约40%的ALU指令存在连续依赖（依赖前一条ALU指令的结果）。流水化后这些指令的有效延迟翻倍，导致：

• 无流水化：$\text{IPC}_1 \approx 4.0$（假设6-wide处理器的理想IPC为4.0）

• 有流水化：$\text{IPC}_2 \approx 4.0 \times (1 - 0.40 \times 0.3) \approx 3.52$（依赖链增加约12%的停顿）

• 总性能比较：

  • 无流水化：$\text{perf}_1 = f_1 \times \text{IPC}_1 = 4.3 \times 4.0 = 17.2$ G-ops/s

  • 有流水化：$\text{perf}_2 = f_2 \times \text{IPC}_2 = 7.7 \times 3.52 = 27.1$ G-ops/s

在这个例子中，流水化带来了约58%的性能提升——频率的79%提升超过了IPC的12%下降。但在实际设计中，频率提升通常受到芯片其他部分（如Cache访问延迟、分支预测延迟）的限制，不一定能充分利用执行环路的频率提升空间。

实际产品中，Intel从Willow Cove（2020年）开始在某些执行端口上使用了执行环路流水化，但仅限于宽操作（如256位SIMD），窄操作（64位整数）仍保持单周期环路。

时钟偏移优化

另一种缓解执行环路时序压力的技术是有意的时钟偏移（intentional clock skew）或时间借用（time borrowing）。通过调整执行环路中各级锁存器的时钟边沿，可以将时序预算从较宽松的阶段"借用"到较紧张的阶段。例如，如果旁路MUX阶段的延迟较大而ALU阶段有富余，可以将ALU阶段的锁存器时钟延后若干皮秒，等效于给MUX阶段更多的时序预算。

具体来说，假设执行环路分为两个半阶段：MUX阶段和ALU阶段。在标准时钟方案下，两个阶段各占$T_{\text{clk}}/2$的时序预算。如果MUX阶段需要55 ps而ALU阶段需要40 ps，总共95 ps，则标准方案需要$T_{\text{clk}} \geq 2 \times 55 = 110$ ps。通过时钟偏移，可以将时序预算重新分配为MUX阶段55 ps + ALU阶段40 ps = 95 ps，允许$T_{\text{clk}} = 95 + \text{margin}$，从而提升约15%的频率。

这种技术在物理设计中广泛使用，但需要精确的时钟树综合（Clock Tree Synthesis, CTS）来保证可靠性。锁存器（而非触发器）方案天然支持时间借用，这也是为什么许多高性能处理器的执行环路使用锁存器而非边沿触发器的原因之一。

物理布局与导线延迟

执行单元间距离与导线RC延迟

回顾第 3.0 章中的讨论：在先进工艺节点下，导线延迟与门延迟的比值已从90 nm时代的$\sim$0.3上升到5 nm时代的$\sim$1.5。旁路网络是受导线延迟影响最直接的微架构结构——它的信号必须在单个时钟周期内从一个功能单元的输出端穿越到另一个功能单元的输入端。同时，第 28.0 章中讨论的发射队列唤醒–选择–执行环路，其总延迟中旁路MUX和旁路导线往往占据40%$\sim$60%。

在纳米级工艺中，旁路网络面临的一个日益严峻的挑战是导线延迟（wire delay）。随着晶体管尺寸的缩小，门延迟（gate delay）持续降低，但互连导线的电阻和电容并未按相同比例缩减——在7 nm和5 nm工艺中，导线延迟已经超越门延迟成为关键路径的主要组成部分。

旁路网络的导线延迟问题尤为突出，因为旁路数据需要从一个功能单元的输出端传送到另一个功能单元的输入端。在典型的高性能处理器物理布局中，执行单元之间的物理距离可达1$\sim$2 mm级别。这个距离远非教科书中"相邻逻辑门之间几微米"的尺度，而是宏观可见的跨芯片距离。

硬件描述 3 — 执行区域物理尺寸的实际测量

通过对已公开的芯片显微照片（die photo）进行分析，可以得到执行区域物理尺寸的典型数据：

Intel Alder Lake P-core（Golden Cove微架构，Intel 7工艺）：

• 整个执行引擎区域：约$1.2\,\text{mm} \times 0.8\,\text{mm}$

• ALU0到ALU3之间的最大距离：约$600\,\mu\text{m}$

• ALU到LOAD/STORE端口之间的距离：约$400\,\mu\text{m}$

• 物理寄存器文件到最远ALU的距离：约$500\,\mu\text{m}$

Apple M2 P-core（Avalanche微架构，TSMC 5 nm工艺）：

• 整个执行引擎区域：约$1.5\,\text{mm} \times 0.6\,\text{mm}$

• 8个执行端口横跨约$1.0\,\text{mm}$

• 最远旁路路径的导线长度估计约$800\,\mu\text{m}$

ARM Cortex-X3（TSMC 4 nm工艺）：

• 执行区域横向跨度约$800\,\mu\text{m}$

• 集群间距离约$400\,\mu\text{m}$

• 集群内旁路导线长度约$80\sim150\,\mu\text{m}$

导线延迟的精确建模

在先进工艺中，互连导线的RC延迟可以用Elmore延迟模型估算：

$$T_{\text{wire}} = 0.38 \times R_{\text{wire}} \times C_{\text{wire}} = 0.38 \times \frac{\rho \cdot L}{W \cdot H} \times \left(C_{\text{ground}} + C_{\text{coupling}}\right) \times L$$

其中$L$为导线长度，$W$为导线宽度，$H$为导线厚度，$\rho$为电阻率，$C_{\text{ground}}$为对地电容/单位长度，$C_{\text{coupling}}$为邻线耦合电容/单位长度。

关键要注意的是，导线延迟与长度$L$呈二次方关系（$T \propto L^2$），而非线性关系——导线越长，不仅电阻越大，电容也越大，两者相乘导致延迟随$L^2$增长。这就是为什么500 $\mu$m导线的延迟不是100 $\mu$m导线的5倍，而是约25倍。

导线长度	M4层延迟	M6层延迟	M8层延迟
50 $\mu$m	2$\sim$4 ps	1$\sim$3 ps	1$\sim$2 ps
100 $\mu$m	5$\sim$10 ps	3$\sim$7 ps	2$\sim$5 ps
200 $\mu$m	15$\sim$30 ps	10$\sim$20 ps	6$\sim$12 ps
500 $\mu$m	60$\sim$120 ps	35$\sim$70 ps	20$\sim$40 ps
1000 $\mu$m	200$\sim$400 ps	100$\sim$200 ps	50$\sim$100 ps

旁路导线延迟对比：不同长度和金属层（7 nm工艺）

表表 34.5展示了一个令人警醒的事实：在中间金属层（M4），500 $\mu$m导线的延迟可达60$\sim$120 ps，几乎等于一个完整ALU的计算延迟。即使使用更高层的金属（M8，线宽和间距更大，电阻和电容更低），500 $\mu$m导线的延迟仍有20$\sim$40 ps——与7选1 MUX的延迟处于同一量级。

性能分析 5 — 导线延迟在执行环路中的占比分析

以一个6-wide处理器为例，分析导线延迟在不同场景下对执行环路的影响：

场景1：集群内旁路（导线长度$\sim$100$\mu$m）

• MUX延迟：45 ps（7选1 MUX）

• ALU延迟：100 ps

• 导线延迟：5 ps（M6层，100$\mu$m）

• 锁存器开销：30 ps

• 总延迟：180 ps $\Rightarrow$ 5.6 GHz

• 导线延迟占比：$5/180 = 2.8\%$

场景2：跨集群旁路（导线长度$\sim$500$\mu$m）

• MUX延迟：45 ps

• ALU延迟：100 ps

• 导线延迟：35 ps（M6层，500$\mu$m）

• 锁存器开销：30 ps

• 总延迟：210 ps $\Rightarrow$ 4.8 GHz

• 导线延迟占比：$35/210 = 16.7\%$

场景3：全局旁路（导线长度$\sim$1000$\mu$m）

• MUX延迟：45 ps

• ALU延迟：100 ps

• 导线延迟：100 ps（M6层，1000$\mu$m，含中继器）

• 锁存器开销：30 ps

• 总延迟：275 ps $\Rightarrow$ 3.6 GHz

• 导线延迟占比：$100/275 = 36.4\%$

从场景1到场景3，导线延迟占比从2.8%飙升到36.4%，频率从5.6 GHz暴跌到3.6 GHz。这清楚地说明了为什么物理距离是旁路网络设计中最重要的约束之一。

布线拥塞与中继器

布线拥塞

大量旁路导线集中在执行区域，与其他信号（时钟网络、控制信号、电源网格）竞争布线资源。在6端口处理器的全连接旁路网络中，72条64位旁路路径产生4608根数据导线，再加上72根比较器匹配信号线、若干控制线，总导线数接近5000根。这些导线集中在约$800\,\mu\text{m} \times 600\,\mu\text{m}$的执行区域内，布线密度极高。

在高密度布局中，旁路导线可能需要使用高层金属（M7$\sim$M9），这些层的线宽和间距虽然更大（有利于降低电阻），但可用的布线轨道数更少，且与全局电源网格（power grid）竞争资源。布线拥塞还可能导致自动布局布线（Place & Route, P&R）工具无法找到满足时序约束的方案，需要设计师手动干预关键路径的布线——这在处理器后端设计中被称为ECO布线（Engineering Change Order routing），是非常耗时的工作。

中继器插入

当旁路导线过长时，需要在导线中间插入中继器（repeater），即反相缓冲器对（一对背靠背的反相器）。中继器将长导线分割成多个短段，每段的RC延迟较小，从而降低总延迟。

对于一条长度为$L$的导线，最优中继器间距为：

$$L_{\text{opt}} = \sqrt{\frac{2 \times R_{\text{buf}} \times C_{\text{buf}}}{r \times c}}$$

其中$R_{\text{buf}}$和$C_{\text{buf}}$是中继器的等效电阻和输入电容，$r$和$c$是导线的单位长度电阻和电容。在7 nm工艺中，典型的最优中继器间距约为100$\sim$200 $\mu$m。

插入中继器后的导线延迟从$O(L^2)$降低为$O(L)$——线性增长而非二次方增长。但中继器本身引入约10$\sim$15 ps的固定延迟和面积开销。对于300 $\mu$m以上的旁路导线，通常需要1$\sim$3级中继器。

中继器的插入还带来一个额外的好处：改善信号的转换速率（slew rate）。长导线的RC时常数会使信号的上升/下降沿变缓，导致中间电压停留时间增长，增加下游逻辑门的功耗（因为短路电流增大）和延迟。中继器在每段导线的末端重新恢复了信号的锐利边沿，使下游逻辑工作在理想的输入条件下。在功耗敏感的移动处理器设计中，中继器的这一"信号整形"功能有时比其延迟降低功能更为重要。

中继器的面积开销也不可忽视。每个中继器（一对反相器）在7 nm工艺中约占$0.5 \times 0.5 = 0.25\,\mu\text{m}^2$。对于72条旁路路径，假设每条路径平均需要2个中继器，每个中继器64位宽（即$64 \times 2 = 128$个反相器对），中继器的总面积约为$72 \times 128 \times 0.25 \approx 2304\,\mu\text{m}^2$——约相当于一个小型标准单元模块的面积。在寸土寸金的执行区域中，这是一笔不小的开销。

功能单元的物理放置策略

为了最小化旁路导线长度，处理器的物理设计师会精心安排功能单元的位置。常见的策略包括：

1. 线性排列：将所有ALU端口排成一列，相邻ALU之间的旁路导线最短。但最远端的ALU之间的距离仍然较大。对于$N$个线性排列的ALU，最远旁路距离为$(N-1) \times d$，其中$d$是相邻ALU的间距。

2. 集群化放置：将功能单元分组放置，组内紧凑排列，组间留有间距。这与微架构层面的集群化旁路设计相呼应。

3. 寄存器文件居中放置：将物理寄存器文件放置在执行区域的中心，功能单元围绕寄存器文件排列。这样从寄存器文件到任何功能单元的距离都较为均匀，但功能单元之间的旁路距离可能增大。

4. 环形排列：将功能单元围成环形，每个单元只与相邻单元有全连接旁路，非相邻单元通过多跳中继。这种拓扑减少了最长旁路路径的长度，但增加了非相邻单元间的旁路延迟。

集群化物理布局示意图：集群内旁路导线短（约80$\mu$m，同周期转发），跨集群旁路导线长（约500$\mu$m，需额外1个周期延迟）

ARM在Cortex-A77及其后续的Cortex-X系列处理器中大量使用了集群化设计。例如，Cortex-X2将6个执行端口分为两个集群（Cluster 0和Cluster 1），每个集群包含3个端口。集群内部的旁路延迟为1个周期（同周期转发），跨集群的旁路需要额外1个周期。通过仔细的指令调度（在第 29.0 章中讨论的发射队列选择逻辑），处理器尽量将存在数据依赖的指令分配到同一集群内执行，以减少跨集群旁路的性能损失。

旁路导线的耦合噪声与信号完整性

在高密度布线区域中，旁路导线面临的另一个严重问题是耦合噪声（coupling noise），也称为串扰（crosstalk）。当相邻的旁路导线同时发生信号翻转时，导线之间的耦合电容会在被害导线（victim）上感应出噪声脉冲。

耦合噪声的幅度取决于：

• 耦合电容与总电容之比：在先进工艺中，耦合电容可占导线总电容的50%$\sim$70%——这意味着耦合噪声的幅度可达信号摆幅的25%$\sim$35%。

• 信号翻转方向：当攻击者导线和被害者导线反向翻转时（一个从0$\to$1，另一个从1$\to$0），耦合效应最强——等效电容加倍（Miller效应），被害者导线的延迟可增加30%$\sim$50%。

• 导线长度和间距：长导线和紧间距导线的耦合效应更严重。

对于旁路网络，耦合噪声可能导致两种问题：

1. 时序违规：攻击者导线的翻转减缓了被害者导线的翻转速率，导致旁路数据到达MUX的时间延迟——如果这一额外延迟超出了时序裕量，就会发生建立时间违规。

2. 功能错误：在极端情况下，耦合噪声的幅度可能超过逻辑阈值（$V_{dd}/2$），导致MUX的输入逻辑值被翻转——这是一种瞬态故障（transient fault），可能导致错误的操作数值。

物理设计中缓解耦合噪声的常用方法包括：

• 间距加倍（Double Spacing）：将相邻旁路导线的间距从最小间距增大到2倍或3倍。这直接降低了耦合电容，但会增加50%$\sim$100%的布线面积。对于时序关键的旁路路径，间距加倍是常用的优化。

• 屏蔽线插入（Shield Insertion）：在两条信号线之间插入一条接地的屏蔽线（shield wire），将耦合电容转化为对地电容。代价是布线资源减少1/3。

• 差分信号（Differential Signaling）：对于最关键的旁路路径（如LOAD$\to$ALU的旁路），使用差分信号传输——每位数据使用两根导线（正相和反相），接收端通过差分放大器恢复信号。差分信号对耦合噪声具有天然的抗扰能力，但面积翻倍。在实际处理器中，差分传输通常仅用于时钟网络和最关键的数据路径。

• 导线交错（Wire Interleaving）：将属于同一旁路路径的64根导线与属于不同路径的导线交错排列，避免同一路径的相邻位同时反向翻转。这种技术不增加面积，但需要在物理设计中精心安排导线顺序。

硬件描述 4 — 旁路网络的信号完整性预算

在一个5 GHz（200 ps周期）的处理器中，执行环路的时序预算约为200 ps。分配给旁路导线的时序预算约为20$\sim$35 ps。耦合噪声可能导致10$\sim$20 ps的额外延迟，这将占用导线时序预算的30%$\sim$100%——在某些路径上可能导致时序违规。

为了确保信号完整性，物理设计流程通常包含以下步骤：

1. 静态时序分析（STA）：考虑最坏情况的耦合效应（AOCV/POCV模型），确保所有旁路路径在最坏串扰条件下仍满足时序约束。

2. 串扰分析：使用专用的信号完整性分析工具（如Cadence Tempus SI或Synopsys PrimeTime SI）检测所有旁路导线的耦合噪声幅度，标记超出噪声裕量的违规并修复。

3. 电磁仿真：对最关键的旁路路径进行全三维电磁仿真（如ANSYS HFSS或Cadence Sigrity），精确提取包含串扰、趋肤效应和电源噪声在内的完整寄生参数。

这些物理验证步骤的计算量极大——对于一个6-wide处理器的执行区域，完整的STA分析可能需要数小时到数天的计算时间。旁路网络作为时序最敏感的结构之一，通常是STA工具报告中违规最多的区域，需要物理设计师花费大量时间进行手动ECO修复。

三维集成对旁路网络的影响

展望未来，三维集成（3D Integration）技术为旁路网络设计提供了一个全新的维度。在传统的二维芯片中，所有功能单元和旁路导线都位于同一个硅平面上，旁路导线必须在水平方向上跨越较长的距离。三维堆叠技术允许将不同的电路层垂直堆叠，通过硅通孔（Through-Silicon Via, TSV）或混合键合（Hybrid Bonding）实现层间互连。

对于旁路网络，三维集成的潜在优势包括：

• 缩短互连距离：将功能单元分布在两个芯片层上（例如ALU0和ALU1在下层，ALU2和ALU3在上层），旁路导线可以通过垂直互连（$<$10 $\mu$m距离）而非水平互连（$>$500 $\mu$m距离）传输数据。垂直互连的延迟仅约1$\sim$2 ps，远小于长水平导线的延迟。

• 增加布线资源：两层芯片各自有完整的金属层堆栈，等效于将布线资源翻倍，有效缓解旁路网络区域的布线拥塞。

• 解耦集群化约束：在二维芯片中，集群化主要由物理距离驱动——距离远的端口被分到不同集群。在三维芯片中，垂直距离极短，所有端口可以被视为"相邻"的——这可能允许在不牺牲时序的情况下实现全连接旁路。

然而，三维集成也面临热管理、制造良率和设计工具支持等方面的挑战。目前（2025年），三维集成在商用处理器中主要用于Cache（如Intel Foveros技术中的L2/L3 Cache堆叠），尚未扩展到执行引擎的精细结构中。但随着混合键合技术的成熟（互连间距从几十微米缩小到亚微米级别），未来的处理器执行引擎可能充分利用三维互连来重新设计旁路网络的物理拓扑。

部分旁路网络

前面几节的分析揭示了全连接旁路网络的巨大开销：72个比较器、12个7选1 MUX、4608根数据导线——这还只是1周期深度的旁路。面对如此庞大的硬件复杂度，一个自然的问题是：是否所有旁路路径都是必要的？能否省略一些很少使用或对性能影响较小的路径？

答案是肯定的。部分旁路网络（Partial Bypass Network）是一种实用的优化策略：通过分析程序行为和功能单元特性，有选择地省略某些旁路路径，以换取面积、功耗和时序的改善，代价是少量的IPC损失。

哪些旁路路径可以省略

旁路路径的"可省略性"取决于两个因素：(1) 该路径在实际程序中被使用的频率，(2) 省略该路径后对IPC的影响程度（即能否通过额外1$\sim$2周期的延迟来替代）。

浮点$\to$整数旁路

在大多数处理器架构中，浮点数据和整数数据存储在不同的物理寄存器文件中——浮点PRF和整数PRF。因此，浮点功能单元（FPU）的结果不需要旁路到整数ALU，反之亦然。这是一条自然可省略的旁路路径。

然而，某些操作确实需要在浮点和整数数据之间传输。例如：

• FMV.X.W：将浮点寄存器的位模式移动到整数寄存器。

• FCVT.W.S：将浮点数转换为整数。

• 浮点比较指令（FEQ、FLT等）：将比较结果写入整数寄存器。

这些跨域传输指令通常通过一条专用的域间传输路径实现，而非通过旁路网络。域间传输路径的延迟通常为2$\sim$3个周期——比同域旁路多出1$\sim$2个周期的额外延迟。由于跨域传输指令在大多数程序中的占比低于2%，这一额外延迟对IPC的影响可以忽略不计。

性能分析 6 — 省略FP\toINT旁路的IPC影响

通过在周期精确的性能模拟器上测试，可以量化省略FP$\to$INT旁路路径的IPC影响：

实验设置：6-wide乱序处理器，192项ROB，64项发射队列。分别测试有无FP$\to$INT旁路。

• SPEC CPU 2017整数基准（Int Rate）：无影响（不涉及FP$\to$INT传输）

• SPEC CPU 2017浮点基准（FP Rate）：

  • 有旁路：平均IPC = 3.42

  • 无旁路（额外2周期延迟）：平均IPC = 3.38

  • IPC损失：1.2%

• 混合工作负载（如数据库查询、Web服务器）：IPC损失 $<$ 0.5%

与此同时，省略FP$\to$INT旁路可以：

• 减少12条旁路数据路径（假设2个FP写端口$\times$6个INT读端口）

• 减少12个比较器

• 减少768根导线

• 将INT域MUX的扇入从7减少到5——延迟从45 ps降低到30 ps

这是一个高回报、低代价的优化，几乎所有商用处理器都采用了这一策略。

STORE数据操作数的旁路

STORE指令有两个操作数：地址操作数（基地址+偏移量，用于计算存储地址）和数据操作数（要写入内存的值）。地址操作数的旁路对性能至关重要，因为地址计算位于执行环路的关键路径上——如果地址延迟增加，后续所有依赖该STORE完成的操作（如内存序检查）都会被推迟。

但数据操作数的时序要求则宽松得多。STORE的数据操作数不参与地址计算，只在STORE最终提交时才写入Store Buffer或Cache。从STORE的数据操作数到达Store Buffer到STORE提交退休，通常有数个甚至数十个周期的余量。因此，STORE的数据操作数可以容忍额外1$\sim$2个周期的旁路延迟。

设计提示

许多高性能处理器利用STORE数据操作数的时序宽裕性来简化旁路网络。具体做法是：STORE数据操作数不经过旁路网络，而是在指令提交前的某个周期从PRF中读取。由于STORE通常在ROB头部等待数个周期才能提交，PRF读取有充分的时间完成。这种设计减少了$N_R$（将STORE数据端口从消费者列表中移除），例如在6-wide处理器中$N_R$从12减少到10，比较器从72减少到60个，MUX从12减少到10个。

多周期功能单元的旁路简化

对于延迟大于1周期的功能单元（如3周期的整数乘法器、4$\sim$5周期的浮点加法器、12$\sim$30周期的整数/浮点除法器），是否需要提供与ALU同级别的旁路支持是一个重要的设计决策。

• 乘法器（3周期延迟）：乘法指令在典型程序中占5%$\sim$10%。乘法结果的消费者通常不在紧随其后的1$\sim$2条指令中（因为编译器会尝试将乘法与消费者分开调度），因此下周期旁路已经足够——不需要同周期旁路。可以仅从乘法器的最后一级流水线输出端建立旁路，减少1个旁路源。

• 除法器（12+周期延迟）：除法指令极为罕见（$<$0.5%），且延迟很长。除法器的结果通常直接写回PRF，不提供旁路。消费者在下次需要时从PRF读取。省略除法器旁路几乎没有可测量的IPC损失。

• LOAD指令（4周期延迟，L1命中）：LOAD结果的旁路是不可省略的关键路径。指针追踪（pointer chasing）模式中，每条LOAD的结果都是下一条LOAD的基地址——LOAD$\to$LOAD旁路直接决定了指针追踪的性能。因此，LOAD端口必须提供完整的旁路支持。

部分旁路的代价：额外延迟与调度

省略一条旁路路径并不意味着消费者指令无法获取操作数——它只是意味着消费者需要等待更长的时间，直到操作数通过其他路径（如PRF写回后读取，或下周期旁路）变得可用。这种额外等待表现为指令延迟的增加。

设生产者指令$P$的结果在第$N$个周期产生，全连接旁路下消费者指令$C$可以在第$N+1$个周期获取结果并执行。如果$P$到$C$的旁路路径被省略，$C$需要等到$P$的结果写回PRF后才能获取，延迟增加$\Delta$个周期：

$$\Delta = T_{\text{writeback}} - T_{\text{bypass}} = \text{PRF写回延迟} - \text{旁路延迟}$$

例如，如果ALU结果在第$N$个周期通过旁路可用，但PRF写回在第$N+2$个周期完成，则省略旁路的额外延迟为$\Delta = 2$个周期。

设计权衡 2 — 全连接与部分旁路网络的系统级权衡

全连接旁路网络（every-to-every）提供最高的性能——任何生产者的结果都可以被任何消费者在最短延迟内获取。但全连接的面积和时序成本随端口数的平方增长，在高端处理器中可能变得不可接受。

我们可以量化部分旁路的系统级影响。对于一个6-wide处理器，假设全连接网络有72条旁路路径。通过省略以下路径，可以实现显著的硬件节省：

• 省略FP$\leftrightarrow$INT域间旁路：减少24条路径（33%），IPC损失$<$1.2%

• 省略STORE数据旁路：减少12条路径（17%），IPC损失$<$0.3%

• 省略除法器旁路：减少12条路径（17%），IPC损失$<$0.1%

合计可省略约48条路径（67%），仅保留24条核心旁路路径。对应的硬件节省为：

• 比较器：从72个减少到24个（节省67%）

• MUX扇入：从7选1减少到4$\sim$5选1（延迟从45 ps降至30$\sim$35 ps）

• 导线：从4608根减少到1536根（节省67%）

• 总IPC损失：$<$1.6%

这是一个极为划算的权衡——以不到2%的IPC代价换取67%的旁路网络硬件缩减。实际上，所有商用处理器都在不同程度上采用了部分旁路策略。

集群化旁路网络

集群化设计（Clustered Design）是部分旁路网络的一种系统性实现方案：将执行端口分成若干集群（cluster），集群内部采用全连接旁路，集群之间的旁路需要额外1个周期延迟。

2-集群设计的推导

考虑将6端口处理器的4个ALU + 2个LOAD分为2个集群：

• 集群A：ALU0、ALU1、LD0

• 集群B：ALU2、ALU3、LD1

集群内部的旁路参数：

• 每集群写端口$N_W^{\text{intra}} = 3$

• 每集群读端口$N_R^{\text{intra}} = 6$（2个ALU $\times$ 2个操作数 + 1个AGU $\times$ 2个操作数）

• 集群内比较器数：$N_R^{\text{intra}} \times N_W^{\text{intra}} = 6 \times 3 = 18$个

• 两个集群合计：$18 \times 2 = 36$个比较器

跨集群旁路参数（每条跨集群路径需要额外1周期延迟，因此从时序角度它不增加MUX的实时扇入，而是通过流水线寄存器缓冲）：

• 跨集群写端口$N_W^{\text{inter}} = 3$（来自另一个集群）

• 跨集群读端口$N_R^{\text{inter}} = 6$（本集群的消费者）

• 跨集群比较器数：$6 \times 3 \times 2 = 36$个（双向）

总比较器数：$36_{\text{intra}} + 36_{\text{inter}} = 72$个——与全连接相同。但关键区别在于：

• 集群内MUX的扇入从7降低到4（3个集群内旁路源 + 1个PRF）

• 跨集群旁路数据通过流水线寄存器缓冲，不增加同周期MUX的扇入

• 集群内旁路导线从最长500 $\mu$m缩短到约100 $\mu$m

集群化的IPC影响

集群化设计的IPC损失主要来自两个方面：

1. 跨集群依赖的额外延迟：当生产者和消费者被分配到不同集群时，消费者需要额外等待1个周期。

2. 指令分配的非最优性：即使有智能分配策略，仍有一部分相互依赖的指令被分配到不同集群。

根据学术研究和工业实践的数据，对于2集群设计：

• 跨集群旁路的比例：约15%$\sim$25%（取决于指令分配策略的质量）

• 每次跨集群旁路的额外延迟：1个周期

• 总IPC损失：约3%$\sim$8%

设计提示

集群化的IPC损失可以通过智能指令分配（cluster steering）来缓解。发射队列的分配逻辑会尝试将存在数据依赖关系的指令分配到同一集群，使得大部分旁路在集群内完成。常见的分配策略包括：

• 依赖感知分配（Dependence-aware steering）：检查新到达的指令的源操作数生产者在哪个集群中，将指令分配到同一集群。这是最简单且最有效的策略。

• 负载均衡分配（Load-balanced steering）：在依赖感知的基础上，还考虑两个集群的负载均衡，避免一个集群过载而另一个空闲。

• 关键路径优先（Critical-path-first steering）：优先将位于关键路径上的指令（如指针追踪链）分配到同一集群。

在ARM Neoverse V2和Apple M3等近年的处理器设计中，集群化的粒度和策略各有不同。Apple倾向于使用更宽但更浅的集群化（更多的端口在同一集群内），而ARM则倾向于更对称的二分式集群划分。两种风格反映了不同的微架构设计哲学和物理设计约束。

集群化旁路的RTL实现

以下SystemVerilog代码展示了一个2集群旁路网络的核心控制逻辑。该实现区分了集群内旁路（同周期）和跨集群旁路（需要额外1周期缓冲）：

// 参数定义
  parameter NUM_ALU_PER_CLUSTER = 2;
  parameter NUM_CLUSTERS = 2;
  parameter PTAG_WIDTH = 8;

  // 集群内旁路匹配 (同周期可用)
  logic [NUM_ALU_PER_CLUSTER-1:0] intra_match_a;
  logic [NUM_ALU_PER_CLUSTER-1:0] intra_match_b;

  // 跨集群旁路匹配 (上周期的结果, 已缓冲)
  logic [NUM_ALU_PER_CLUSTER-1:0] inter_match_a;
  logic [NUM_ALU_PER_CLUSTER-1:0] inter_match_b;

  // --- 集群内旁路匹配 (本集群ALU的上周期结果) ---
  generate
    for (genvar i = 0; i < NUM_ALU_PER_CLUSTER; i++) begin
      assign intra_match_a[i] =
        intra_bypass_valid[i]
        && (intra_bypass_pdst[i] == consumer_psrc_a)
        && (consumer_psrc_a != '0);  // 排除 x0
      assign intra_match_b[i] =
        intra_bypass_valid[i]
        && (intra_bypass_pdst[i] == consumer_psrc_b)
        && (consumer_psrc_b != '0);
    end
  endgenerate

  // --- 跨集群旁路匹配 (另一集群的缓冲结果) ---
  generate
    for (genvar j = 0; j < NUM_ALU_PER_CLUSTER; j++) begin
      assign inter_match_a[j] =
        inter_bypass_valid[j]
        && (inter_bypass_pdst[j] == consumer_psrc_a)
        && (consumer_psrc_a != '0);
      assign inter_match_b[j] =
        inter_bypass_valid[j]
        && (inter_bypass_pdst[j] == consumer_psrc_b)
        && (consumer_psrc_b != '0);
    end
  endgenerate

  // --- 最终操作数选择 (集群内优先于跨集群) ---
  always_comb begin
    if (|intra_match_a)
      operand_a = intra_bypass_data[intra_match_idx_a];
    else if (|inter_match_a)
      operand_a = inter_bypass_data[inter_match_idx_a];
    else
      operand_a = prf_read_data_a;  // 默认: PRF
  end

上述代码中的关键设计点包括：(1) 集群内旁路优先级高于跨集群旁路，因为集群内结果更"新"（时间更近）；(2) 跨集群旁路数据通过inter_bypass_data传入，该数据已经过1周期的缓冲锁存；(3) 物理寄存器x0（p0）的检查确保零寄存器不被旁路。

集群化的面积与功耗节省

以下表格总结了2集群设计相比全连接设计的硬件节省：

指标	全连接	2集群	节省
集群内MUX扇入	7选1	4选1	43%
MUX延迟（关键路径）	45 ps	30 ps	33%
集群内导线最长距离	500 $\mu$m	150 $\mu$m	70%
导线延迟（最长路径）	35 ps	5 ps	86%
执行环路总延迟	210 ps	165 ps	21%
最大时钟频率	4.8 GHz	6.1 GHz	+27%
旁路网络功耗	130 mW	65 mW	50%
IPC损失	0%	3$\sim$5%	—

全连接 vs 2集群旁路网络的硬件比较（6端口处理器）

从表表 34.6可以清楚地看出，2集群设计在几乎所有物理指标上都大幅优于全连接——MUX延迟降低33%，导线延迟降低86%，功耗降低50%。代价是3%$\sim$5%的IPC损失。对于追求频率和能效的设计（如ARM的移动平台），集群化几乎是必然选择；对于追求极致IPC的设计（如Apple的桌面/笔记本平台），全连接或近全连接仍是首选。

旁路网络的功耗

旁路网络不仅影响面积和时序，还是执行引擎中最重要的功耗来源之一。在一个典型的高性能处理器中，旁路网络的动态功耗占整个后端（back-end）执行引擎功耗的15%$\sim$25%。本节将详细分析旁路网络的各个功耗组成部分，并讨论低功耗设计策略。

旁路网络功耗的组成

旁路网络的功耗可以分解为以下几个主要组成部分：

旁路导线的动态功耗

旁路导线是功耗最大的组成部分。每条64位旁路数据总线在每个周期都可能发生信号翻转。导线的动态功耗与翻转率、导线电容、供电电压和时钟频率成正比：

$$P_{\text{wire}} = \sum_{i=1}^{N_{\text{paths}}} w \times \alpha_i \times C_{\text{wire},i} \times V_{dd}^2 \times f$$

其中$w$是数据位宽（64位），$\alpha_i$是第$i$条路径的平均翻转率，$C_{\text{wire},i}$是导线电容，$V_{dd}$是供电电压，$f$是时钟频率。

案例研究 2 — 6端口处理器旁路网络的详细功耗估算

以一个6-wide处理器为例，在7 nm工艺、$V_{dd} = 0.75$ V、$f = 5$ GHz的条件下：

1. 旁路导线功耗

假设部分旁路网络保留36条活跃路径（省略了FP域和STORE数据旁路），平均导线长度300 $\mu$m。

每条导线的电容约为$C_{\text{wire}} \approx 40\,\text{fF}$（含对地电容和耦合电容）。

实际工作中，并非所有路径每周期都活跃。假设平均有6条路径同时活跃（因为每周期最多6个结果产生），每条活跃路径的信号翻转率$\alpha \approx 0.25$（64位中约16位翻转）：

$$\begin{aligned} P_{\text{wire}} &= 6_{\text{active}} \times 64 \times 0.25 \times 40\,\text{fF} \times (0.75)^2 \times 5\,\text{GHz} \\ &= 6 \times 64 \times 0.25 \times 40 \times 10^{-15} \times 0.5625 \times 5 \times 10^9 \\ &\approx 10.8\,\text{mW} \quad \text{（活跃路径的直接功耗）} \end{aligned}$$

但导线功耗还有一个隐含部分：即使路径未被旁路选中，导线上仍然可能有数据翻转（因为前一拍的旁路数据残留在导线上，新一拍的结果会覆盖它）。如果不进行门控，所有36条路径每拍都可能翻转：

$$P_{\text{wire,total}} = 36 \times 64 \times 0.15 \times 40\,\text{fF} \times 0.5625 \times 5\,\text{GHz} \approx 39\,\text{mW}$$

2. MUX动态功耗

10个活跃的MUX（4个ALU $\times$ 2操作数 + 2个AGU $\times$ 1操作数），每个7选1 MUX包含约1792个晶体管：

$$P_{\text{MUX}} \approx 10 \times 1792 \times C_{\text{gate}} \times \alpha \times V_{dd}^2 \times f \approx 15\,\text{mW}$$

3. 比较器功耗

72个8位比较器，每个比较器64个晶体管：

$$P_{\text{cmp}} \approx 72 \times 64 \times C_{\text{gate}} \times \alpha \times V_{dd}^2 \times f \approx 8\,\text{mW}$$

4. 旁路寄存器（锁存器）功耗

6个写端口对应6个64位旁路锁存器（用于缓存上周期的结果供下周期旁路使用）：

$$P_{\text{latch}} = 6 \times 64 \times C_{\text{latch}} \times V_{dd}^2 \times f \approx 12\,\text{mW}$$

5. 驱动缓冲器功耗

每个旁路源的输出需要驱动扇出为12的负载，需要中等尺寸的缓冲器。6个旁路源的驱动缓冲器功耗：

$$P_{\text{driver}} \approx 6 \times 2_{\text{stages}} \times P_{\text{buf}} \approx 10\,\text{mW}$$

总功耗汇总：

功耗来源	功耗 (mW)	占比
旁路导线	39	46%
MUX	15	18%
比较器	8	9%
旁路锁存器	12	14%
驱动缓冲器	10	12%
总计	84	100%

假设整个执行引擎（含功能单元、PRF、发射队列、ROB等）的总功耗约为400$\sim$550 mW，旁路网络的84 mW占比约为15%$\sim$21%。

如果考虑全连接旁路网络（72条路径，无省略），总功耗将上升到约130$\sim$170 mW，占后端功耗的24%$\sim$31%。

旁路网络的低功耗设计策略

针对旁路网络占后端功耗15%$\sim$25%的现实，设计师采用了多种低功耗技术来降低旁路网络的能耗。

旁路数据线的门控

旁路网络功耗最大的来源是导线翻转——即使某条旁路路径在当前周期未被选中，导线上仍可能因为新数据的写入而发生翻转。门控旁路数据线（gated bypass datapath）通过在旁路源的输出端增加一个与门（AND gate）或传输门（transmission gate），在没有消费者需要该旁路数据时，阻止数据驱动到导线上，从而消除无用的信号翻转。

$$\text{门控旁路功耗节省} = (1 - \text{平均旁路利用率}) \times P_{\text{wire}}$$

在典型程序中，每个周期平均只有2$\sim$3个旁路路径被实际使用（因为大多数操作数来自PRF而非旁路），旁路利用率约为$3/36 \approx 8\%$。因此，门控可以节省约92%的导线翻转功耗，将导线功耗从39 mW降低到约3 mW——节省约36 mW。

门控的代价是每条旁路路径增加一个64位宽的与门（或等效控制逻辑），面积增加约$36 \times 64 \times 4 = 9216$个晶体管。但功耗节省远大于与门本身的功耗（约0.5 mW），因此门控是一种高效的低功耗优化。

操作数隔离

操作数隔离（Operand Isolation）是门控的一种扩展形式：不仅门控旁路数据线，还门控MUX的输入端和功能单元的操作数输入端。当一条指令不需要某个操作数时（例如单操作数指令不需要srcB），MUX和功能单元的对应输入端被锁定为前一拍的值，避免无用的信号翻转传播到ALU内部。

操作数隔离可以额外节省MUX和ALU的动态功耗，总节省约10$\sim$15 mW，将旁路网络 + 功能单元的总功耗降低约8%$\sim$12%。

选择性旁路唤醒

在传统设计中，每次一个功能单元产生结果时，该结果的目的寄存器标签都会被广播到发射队列中的所有条目进行唤醒比较，同时结果数据也被驱动到旁路网络中的所有路径上。但实际上，每个结果通常只被0$\sim$2条等待中的指令消费。

选择性旁路（Selective Bypass）技术利用发射队列的唤醒信息来限制旁路数据的广播范围。唤醒逻辑不仅通知消费者"你的操作数就绪了"，还记录"该操作数来自哪个旁路端口"。只有被唤醒的消费者对应的旁路路径才被激活，其余路径保持空闲。这种技术可以将旁路网络的有效翻转率降低50%$\sim$70%。

硬件描述 5 — 旁路网络功耗优化效果汇总

对于6-wide处理器的旁路网络，各种低功耗优化的累积效果为：

优化策略	基线功耗	优化后功耗	节省
无优化（全连接）	170 mW	—	—
部分旁路（省略路径）	170 mW	84 mW	50%
门控旁路数据线	84 mW	48 mW	43%
操作数隔离	48 mW	38 mW	21%
选择性旁路唤醒	38 mW	28 mW	26%
总效果	170 mW	28 mW	84%

通过上述优化组合，旁路网络的功耗可以从170 mW大幅降低到28 mW，占后端总功耗的比例从约31%降至约6%。这些优化在移动处理器（如Apple A系列、ARM Cortex-X系列）中得到了广泛应用，是实现高能效比的关键技术之一。

泄漏功耗的影响

上述分析主要关注动态功耗（dynamic power）——即由信号翻转引起的功耗。然而在先进工艺（7 nm及以下）中，泄漏功耗（leakage power，也称静态功耗）也不可忽视。泄漏功耗与信号是否翻转无关——即使旁路网络完全空闲（没有任何旁路数据传输），晶体管仍然有漏电流，产生持续的功耗。

旁路网络的泄漏功耗主要来自以下组件：

• MUX晶体管的泄漏：12个7选1 MUX共约21,504个晶体管，每个FinFET的泄漏电流约为1$\sim$5 nA（取决于阈值电压选择）。总泄漏功耗约为：

$$P_{\text{leak,MUX}} = 21504 \times 3\,\text{nA} \times 0.75\,\text{V} \approx 48\,\mu\text{W}$$

• 比较器泄漏：72个比较器共4608个晶体管，泄漏约$10\,\mu\text{W}$。

• 旁路锁存器泄漏：6个64位锁存器，每个锁存器约包含$64 \times 12 = 768$个晶体管（主从触发器实现），6个锁存器共4608个晶体管，泄漏约$10\,\mu\text{W}$。

• 驱动缓冲器泄漏：驱动缓冲器通常使用高阈值（HVT）晶体管以降低泄漏，每个缓冲器泄漏约$0.5\,\mu\text{W}$，总计约$20\,\mu\text{W}$。

旁路网络的总泄漏功耗约为$88\,\mu\text{W}$——远小于动态功耗。但需要注意的是，在移动处理器的低功耗状态（如待机或浅睡眠）中，动态功耗几乎为零，泄漏功耗成为主导。为了降低泄漏，可以对旁路网络中未使用的电路块使用电源门控（power gating）——切断闲置集群的供电电压。在集群化设计中，当一个集群的所有端口都空闲时，可以对该集群的旁路MUX和比较器进行电源门控，将泄漏功耗降低至近零。

不同工艺节点下的功耗趋势

旁路网络的功耗随工艺节点的演进呈现出复杂的变化趋势：

工艺节点	动态功耗	泄漏功耗	总功耗	$V_{dd}$
14 nm FinFET	140 mW	0.5 mW	140.5 mW	0.80 V
7 nm FinFET	84 mW	0.09 mW	84.1 mW	0.75 V
5 nm FinFET	65 mW	0.12 mW	65.1 mW	0.70 V
3 nm GAA	48 mW	0.15 mW	48.2 mW	0.65 V

旁路网络功耗的工艺节点趋势（6-wide处理器，部分旁路，5 GHz）

从表表 34.7可以看到：(1) 动态功耗随工艺缩小而持续降低，主要得益于$V_{dd}$的降低（$P \propto V_{dd}^2$）和导线电容的减小；(2) 泄漏功耗从14 nm到3 nm呈现先降后升的趋势——7 nm FinFET的泄漏最低，而3 nm GAA（Gate-All-Around）工艺虽然有更好的栅极控制，但更高的晶体管密度带来了总泄漏的轻微增加。

旁路网络功耗在系统级的影响

将旁路网络放在整个处理器核心的功耗版图中，可以更好地理解其重要性：

• 桌面/服务器处理器（Intel/AMD，高频，$V_{dd}$较高）：单核TDP约15$\sim$25 W。后端执行引擎约占核心功耗的30%$\sim$40%（4.5$\sim$10 W）。旁路网络占执行引擎的15%$\sim$25%，即约0.7$\sim$2.5 W——对于TDP充裕的桌面平台，这一功耗水平尚可接受。

• 移动处理器（Apple/ARM，追求能效，$V_{dd}$较低）：大核功耗约3$\sim$6 W。后端执行引擎约1.0$\sim$2.4 W。旁路网络约0.15$\sim$0.5 W。在电池供电的移动设备中，每节省100 mW都意味着更长的续航时间——这就是为什么ARM和Apple在旁路网络的低功耗优化上投入了如此多的工程资源。

• 嵌入式/IoT处理器（简单标量核心）：整核功耗约0.1$\sim$1 W。标量流水线的旁路网络功耗极小（$<$1 mW），在总功耗中可以忽略。

分层操作数选择MUX

从单级MUX到分层MUX

在超标量乱序处理器中，操作数选择（Operand Selection）是指令执行前的最后一步：从多个可能的数据来源中，为即将进入功能单元的指令选择正确的操作数值。操作数选择MUX（Operand Select Multiplexer）是实现这一功能的核心硬件。

与简单流水线不同，超标量处理器中操作数的来源更加复杂多样。在一个典型的乱序执行引擎中，一条指令的操作数可能来自以下来源：

1. 物理寄存器文件（PRF）：指令的源操作数在发射（issue）时已经就绪，其值已由先前完成的指令写入PRF。在发射时从PRF读取。

2. 同周期旁路：操作数的值由同一周期内另一个执行端口产生的结果直接转发。这是延迟最低但实现最复杂的旁路路径。

3. 下周期旁路：操作数的值由上一周期某个执行端口产生的结果转发。结果已被锁存在旁路寄存器（bypass latch）或写回总线上。

4. 多周期旁路：对于延迟大于1周期的功能单元（如乘法器，延迟3$\sim$4周期），其结果在完成的周期通过旁路转发。

5. 立即数：指令本身携带的常数值（I型、U型指令的立即数字段）。

如果将所有来源都放在一个单级MUX中选择，对于6-wide处理器的扇入可达13$\sim$16个（6旁路源$\times$2周期深度 + PRF + 立即数），MUX延迟将非常大。分层操作数选择（Hierarchical Operand Selection）策略将一个大MUX拆分为两级或多级较小的MUX，以优化时序。

两级MUX结构：先选旁路源再与PRF数据选择

分层操作数选择MUX的核心思想是将操作数选择拆分为两个步骤：

1. 第一级——旁路源选择MUX：在所有旁路来源中选择一个。这级MUX的选择信号可以提前计算（在发射阶段确定操作数来源），因此不在执行环路的关键路径上。

2. 第二级——最终选择MUX：在旁路选中值、PRF读出值和立即数之间进行最终选择。这级MUX位于关键路径上，但扇入极小（仅2$\sim$3个输入），延迟极低。

分层操作数选择MUX：第一级在多个旁路来源中选择（7选1），第二级在旁路值、PRF读出值和立即数之间选择（3选1）

分层MUX的关键优势在于时序解耦：

• 第一级7选1旁路MUX的延迟为$\sim$45 ps，但其选择信号可以在上一拍末尾就计算完成（基于发射阶段确定的操作数来源信息），因此这45 ps的延迟可以被前一级流水线吸收。

• 真正位于关键路径上的只有第二级的2$\sim$3选1 MUX，其延迟仅约20$\sim$25 ps。

与单级方案的对比：

• 单级13选1 MUX：延迟$\approx 60$ ps，全部在关键路径上。

• 两级分层MUX：第一级45 ps（隐藏），第二级25 ps在关键路径上。

• 关键路径延迟节省：$60 - 25 = 35$ ps（约58%的时序改善）。

设计提示

分层MUX设计有一个微妙的前提：第一级MUX的选择信号必须在功能单元开始执行之前就绪。这意味着旁路控制逻辑的比较结果需要在上一个周期末尾或当前周期的最早阶段就完成计算并锁存。如果选择信号来不及就绪，就必须退回到单级大MUX方案——将所有旁路来源和PRF值放在同一级MUX中选择。这就是为什么很多处理器在发射队列（Issue Queue）的唤醒逻辑中就已经计算好了操作数来源的选择信号，并将其随指令一起传递到执行阶段。

三级MUX结构

在某些设计中，分层操作数选择还可以进一步细分为三级。例如，AMD Zen系列处理器将操作数选择分为：

1. 第一级：在同一集群内的旁路来源中选择（3$\sim$4选1 MUX）。

2. 第二级：在集群内旁路和跨集群旁路之间选择（2选1 MUX）。

3. 第三级：在旁路结果和PRF读值之间选择（2选1 MUX）。

每级MUX只有2$\sim$4个输入，单级延迟极小（15$\sim$25 ps）。但级数越多，总延迟中的固定开销越大——每级MUX的建立/保持时间约为5 ps，3级累计增加15 ps的额外开销。因此，三级方案只有在前两级的选择信号都能提前计算的情况下才有收益。

PRF读取与旁路的时序对齐

分层操作数选择中一个重要的设计细节是PRF读取与旁路数据的时序对齐。在典型的乱序执行流水线中，指令在发射（issue）的同时从PRF读取操作数——PRF读取需要约100$\sim$150 ps（对于多端口PRF）。与此同时，旁路数据可能在同一周期或下一周期才到达。

如果PRF读取和旁路数据在不同时间到达最终MUX的输入端，MUX需要等待较慢的那个到达后才能做出选择——这相当于将较慢路径的延迟强加到了较快路径上。为了避免这种时序浪费，设计师通常会采用以下策略之一：

1. PRF提前读取：在发射前1$\sim$2拍就开始PRF读取，使PRF数据在执行阶段开始时就已就绪。

2. 延迟匹配缓冲（Delay Matching Buffer）：在PRF读出端插入可配置的延迟元件，使PRF数据和旁路数据在最终MUX输入端同时到达。

3. 锁存器时序调整：利用锁存器（而非触发器）的透明窗口特性，允许数据在不同时间到达但在同一锁存窗口内被采样。

性能分析 7 — PRF读取与旁路数据的时序竞争

考虑以下时序场景（6-wide处理器，5 GHz，200 ps周期）：

PRF读取路径：

• 发射队列选择 + 地址解码：30 ps

• PRF SRAM读取（6读端口）：120 ps

• 输出缓冲 + 到MUX的导线：20 ps

• PRF数据到达最终MUX：发射后170 ps

旁路数据路径（上周期ALU结果）：

• 旁路锁存器读取：15 ps

• 第一级旁路MUX选择：45 ps

• 到最终MUX的导线：10 ps

• 旁路数据到达最终MUX：周期开始后70 ps

两者的时间差为$170 - 70 = 100$ ps。如果不做时序对齐，最终MUX需要等到170 ps才能做出选择（由PRF路径决定）。旁路数据虽然在70 ps就已就绪，但白白等待了100 ps——这完全浪费了旁路网络的低延迟优势。

解决方案：将PRF读取提前1拍启动（在发射的前一个周期就启动PRF读取）。这样PRF数据在执行阶段开始时（0 ps）就已就绪，与旁路数据（70 ps）在同一量级。最终MUX在70 ps完成选择，给ALU留下$200 - 70 - 30 = 100$ ps的计算时间——恰好满足ALU的延迟要求。

操作数来源的优先级与旁路控制

优先级规则

当多个旁路来源同时匹配一条指令的某个源操作数时，必须建立明确的优先级规则来选择正确的值。这个问题在超标量处理器中尤为重要，因为在同一周期内，多个执行端口可能同时产生结果。

优先级规则的核心原则是：程序顺序中最后一个写入该寄存器的指令的结果具有最高优先级。在乱序执行环境中，由于寄存器重命名（第 24.0 章），每个物理寄存器在任意时刻只有一个有效的生产者——因此理论上不应出现多个生产者同时向同一物理寄存器写入的情况。但在旁路网络中，由于不同旁路路径具有不同的时间深度（temporal depth），同一逻辑寄存器（已重命名为不同物理寄存器）的不同版本可能同时出现在旁路网络中。

需要特别说明的是，在使用物理寄存器编号的乱序处理器中，旁路匹配使用的是物理寄存器编号（如p42），而非逻辑寄存器编号（如x5）。由于寄存器重命名保证了每个物理寄存器在任意时刻最多只有一个写入者，物理寄存器编号的匹配比逻辑寄存器编号更加精确——不存在同名不同义的歧义。但这也意味着旁路比较器需要比较更宽的标签位（如7$\sim$8位的物理寄存器号，而非5位的逻辑寄存器号），比较器的面积和延迟略有增加。

在使用物理寄存器编号进行旁路匹配的超标量处理器中，优先级规则通常按以下顺序排列（从高到低）：

1. 同周期旁路（最高优先级）：如果操作数的生产者在当前周期刚刚完成执行，其结果通过同周期旁路路径可用。这是最新产生的值，优先级最高。

2. 上周期旁路：生产者在上一周期完成，结果已锁存在旁路寄存器中，通过下周期旁路路径可用。

3. 多周期旁路：对于延迟大于1周期的功能单元（如乘法器），结果在完成周期通过旁路转发。

4. 物理寄存器文件（最低优先级）：如果没有任何旁路匹配，操作数从PRF中读取。PRF中的值是最早写入的（已在之前的某个周期完成写回），因此优先级最低。

优先级选择的硬件实现

以下代码展示了多来源旁路的优先级选择逻辑：

// 操作数旁路优先级选择 — 乱序超标量
  // 使用物理寄存器号匹配, 同周期旁路优先于历史旁路
  always_comb begin
    bypass_sel   = SEL_PRF;  // 默认: 从 PRF 读取
    bypass_data  = prf_read_data;

    // 第3优先: 上周期 LOAD 端口结果
    for (int k = 0; k < NUM_LOAD; k++) begin
      if (load_bypass_valid[k]
          && (load_bypass_pdst[k] == issue_psrc))
      begin
        bypass_sel  = SEL_LOAD;
        bypass_data = load_bypass_data[k];
      end
    end

    // 第2优先: 上周期 ALU 结果
    for (int j = 0; j < NUM_ALU; j++) begin
      if (prev_alu_bypass_valid[j]
          && (prev_alu_bypass_pdst[j] == issue_psrc))
      begin
        bypass_sel  = SEL_PREV_ALU;
        bypass_data = prev_alu_bypass_data[j];
      end
    end

    // 第1优先 (最高): 同周期其他 ALU 结果
    for (int i = 0; i < NUM_ALU; i++) begin
      if ((i != self_port_id)
          && curr_alu_bypass_valid[i]
          && (curr_alu_bypass_pdst[i] == issue_psrc))
      begin
        bypass_sel  = SEL_CURR_ALU;
        bypass_data = curr_alu_bypass_data[i];
      end
    end
  end

上述代码中，优先级通过for循环的覆盖语义实现：后赋值的（更高优先级的）旁路来源会覆盖先赋值的结果。综合工具会将这种描述转化为带优先级编码的MUX选择逻辑。

设计权衡 3 — 同周期旁路的实现难度

同周期旁路（same-cycle bypass）是旁路网络中最难实现但也最有价值的路径。

挑战：同周期旁路要求在功能单元A产生结果的同一个时钟周期内，功能单元B就使用该结果作为操作数。这意味着：(1) B的操作数选择MUX必须等待A的ALU计算完成后才能选择旁路值，MUX延迟被添加到ALU延迟之后；(2) 旁路数据从A的输出到B的MUX输入之间的导线延迟也在关键路径上；(3) B的ALU在获取操作数后还需要完成自己的计算并在周期末尾锁存结果。

因此，同周期旁路的关键路径为：

$$T_{\text{same-cycle}} = T_{\text{ALU}_A} + T_{\text{wire}} + T_{\text{MUX}_B} + T_{\text{ALU}_B} + T_{\text{latch}}$$

这等于将两个ALU的延迟串联在一个周期内——在高频设计中几乎不可能实现。

实际做法：大多数高性能处理器不支持真正的同周期旁路。取而代之的是推测性唤醒（speculative wakeup）机制：当指令A被选中发射时（而非A完成执行时），发射队列就推测性地唤醒依赖A的指令B，使B在下一周期进入执行阶段。此时A的结果恰好在同一周期产生，B可以在下一周期的开始通过旁路寄存器获取A的结果——这实际上是一种下周期旁路，但从指令流角度看，B紧跟在A之后一个周期执行，效果等同于单周期ALU指令之间的背靠背执行。

旁路与唤醒的协同

操作数选择逻辑与发射队列的唤醒逻辑（wakeup logic，在第 28.0 章中详细讨论）密切相关。唤醒逻辑负责在生产者指令即将完成时通知发射队列中等待该结果的消费者指令"你的操作数即将就绪"。唤醒信号的时机直接决定了消费者指令何时被发射，进而决定了它需要从哪条旁路路径获取操作数。

在理想情况下，唤醒和旁路是完美协同的：

1. 生产者A在第$N$个周期被选中发射（select），同时向发射队列广播唤醒信号。

2. 消费者B在第$N+1$个周期被唤醒并被选中发射。B从发射队列读取标签，准备操作数来源信息。

3. 在第$N+1$个周期末尾，A完成执行，结果写入旁路寄存器。

4. 在第$N+2$个周期开始，B从旁路寄存器读取A的结果，进入功能单元执行。

从B的角度看，它在发射后的下一个周期就获得了操作数并开始执行——这与标量流水线中EX$\to$EX旁路的效果完全一致。区别在于超标量处理器中这一机制需要跨越多个并行执行端口和复杂的调度逻辑才能实现。

旁路失败与重发射

推测性唤醒有时会失败。最典型的情况是LOAD延迟猜测错误（load latency misprediction）：唤醒逻辑假设一条LOAD指令将在4个周期后完成（L1 Cache命中），并据此提前唤醒了依赖该LOAD的消费者。但如果LOAD实际发生了L1 Cache未命中，需要更多周期才能获取数据——此时消费者已经被发射并试图从旁路获取操作数，但旁路上并没有有效数据。

处理器必须检测这种旁路失败的情况并采取恢复措施。常见的方法是重发射（replay）：将已发射但操作数无效的指令重新送回发射队列等待再次发射。重发射机制的实现有多种策略：

1. 保守重发射：在发射后保留指令在发射队列中的条目，直到旁路数据确认有效后才释放。如果旁路失败，指令直接从发射队列重新参与选择。这种方式实现简单，但占用发射队列容量，降低有效容量。

2. 重放队列（Replay Queue）：发射后将指令移入一个专用的重放队列。如果旁路正常，指令从重放队列中退出；如果旁路失败，指令从重放队列重新注入执行流水线。Intel Pentium 4的NetBurst微架构采用了这种设计，但其复杂度和功耗代价使得后续设计（Core微架构）回到了更保守的方案。

3. 依赖链取消（Dependent Chain Squash）：当一条LOAD的旁路失败被检测到时，不仅取消该LOAD的直接消费者，还递归取消所有传递依赖于该LOAD结果的指令链。这种方式恢复最彻底，但控制逻辑复杂。

重发射机制需要旁路网络与发射队列的紧密配合，是乱序执行引擎中最复杂的控制逻辑之一。相关的详细讨论参见第 29.0 章。

旁路网络的验证与可测试性

功能验证挑战

旁路网络是处理器设计中最容易出现功能错误（functional bug）的结构之一。旁路控制逻辑涉及大量的条件组合——多个旁路来源、优先级关系、特殊寄存器处理（如x0）、流水线冲刷交互等——任何一个条件的遗漏都可能导致操作数值错误，进而产生静默数据损坏（Silent Data Corruption, SDC）。

在验证实践中，以下是旁路网络常见的错误类型：

1. 优先级错误：当EX$\to$EX和MEM$\to$EX同时匹配时，错误地选择了MEM$\to$EX的旧值。

2. x0旁路错误：将写入x0的指令结果错误地旁路给后续读取x0的指令。

3. 冲刷后旁路：被冲刷的指令的结果仍然残留在旁路寄存器中，被后续有效指令错误使用。

4. 多周期指令旁路时序：乘法器等多周期指令的结果在错误的周期被旁路。

5. 跨集群旁路遗漏：集群化设计中忘记为某些跨集群路径建立旁路通道。

6. 旁路与异常的交互：当生产者指令引发异常时，其部分结果可能已经通过旁路传递给消费者，导致不一致的架构状态。

7. 多写端口冲突：当两个功能单元在同一周期写回同一个物理寄存器（在某些微架构中可能发生），旁路网络需要正确处理仲裁。

形式化验证方法

形式化验证（Formal Verification）工具在旁路网络的验证中发挥着重要作用。通过将"操作数值必须等于程序顺序中最近一次写入该寄存器的结果"表述为形式化属性（assertion），可以穷举性地验证所有可能的指令组合和流水线状态，确保旁路逻辑的正确性。

常用的形式化属性包括：

// 属性1: 如果旁路匹配, 转发的数据必须是正确的值
  assert property (
    @(posedge clk)
    (bypass_match[i] && bypass_valid[i])
    |-> (bypass_data[i] == expected_result[i])
  );

  // 属性2: x0寄存器不应被旁路
  assert property (
    @(posedge clk)
    (consumer_src == 5'd0)
    |-> (operand_value == 64'd0)
  );

  // 属性3: 被冲刷的指令不应提供旁路
  assert property (
    @(posedge clk)
    (flush_active && stage_flushed[k])
    |-> !bypass_valid_from_stage[k]
  );

  // 属性4: 旁路优先级正确性
  assert property (
    @(posedge clk)
    (ex_bypass_match && mem_bypass_match)
    |-> (selected_source == EX_BYPASS)
  );

然而，在超标量处理器中，状态空间的爆炸使得完整的形式化验证在实践中仍然具有挑战性，通常需要结合约束随机仿真和定向测试来达到足够的覆盖率。

约束随机验证与覆盖率驱动

约束随机验证（Constrained Random Verification）是旁路网络验证中最高效的方法之一。其核心思想是生成大量的随机指令序列，但对随机过程施加约束，使其更容易触发旁路网络中的边界条件。

针对旁路网络的关键约束包括：

1. 密集RAW约束：生成的指令序列中，40%$\sim$60%的指令与前1$\sim$3条指令存在RAW依赖关系。这比正常程序中的依赖密度（30%$\sim$45%）更高，旨在充分激活旁路路径。

2. 多端口同时写回约束：在同一周期内，使多个执行端口同时产生结果且其中两个或更多结果的目的寄存器匹配消费者的源寄存器。这种情况用于验证旁路优先级逻辑的正确性。

3. x0寄存器约束：专门生成以x0为目的或源寄存器的指令序列，验证x0不被旁路的检查逻辑。

4. 冲刷后恢复约束：在分支预测失败触发冲刷后，立即发射新的指令并使其依赖于冲刷前旁路寄存器中残留的值——验证冲刷是否正确清除了旁路有效位。

5. 多周期延迟混合约束：混合使用单周期ALU、3周期乘法和4周期LOAD指令，使不同延迟的旁路路径同时活跃，验证异构延迟的处理是否正确。

覆盖率驱动（Coverage-Driven Verification）方法在约束随机验证的基础上，通过定义精确的功能覆盖点（functional coverage points）来衡量验证进度。旁路网络常用的覆盖点包括：

• 每对（生产者端口，消费者操作数）旁路路径是否至少被激活过一次——对于72条路径，需要72个覆盖点。

• 每种优先级组合是否被测试过：(1) 仅EX旁路匹配；(2) 仅MEM旁路匹配；(3) EX和MEM同时匹配（验证EX优先）。

• 旁路与流水线事件的交叉覆盖：旁路激活$\times$冲刷激活、旁路激活$\times$异常激活等。

• 连续$N$条指令全部通过旁路获取操作数（$N = 2, 3, 4, \ldots$），验证旁路锁存器在连续使用中的状态一致性。

在工业实践中，旁路网络的功能覆盖率通常要求达到100%——即每个定义的覆盖点都必须被至少一个测试用例命中。这通常需要运行数百万到数十亿个随机指令序列，在大规模仿真集群上耗时数天到数周。

参考模型比对

一种有效的验证策略是使用参考模型比对（Reference Model Checking）：在RTL仿真中，同时运行一个简单的指令集模拟器（ISS）作为参考模型。每条指令完成执行后，比对RTL模型中旁路网络传递的操作数值与ISS中计算的正确值。如果任何一条指令的操作数值不匹配，立即报告错误并提供详细的流水线状态快照。这种"在线比对"方法可以捕获几乎所有的旁路逻辑错误，是工业界最广泛使用的验证技术之一。

参考模型比对的实现通常采用提交点比对（commit-point comparison）策略：不在每条指令执行时比对（因为乱序执行的中间状态可能与顺序执行不同），而是在每条指令退休（retire/commit）时比对其最终结果。当一条指令退休时，其结果已经通过旁路网络传递并被所有消费者使用完毕——此时比对结果可以确保旁路传递的值是正确的。

设计提示

参考模型比对有一个微妙的局限性：它只能检测影响了最终架构状态的旁路错误。如果一条指令通过旁路获取了错误的操作数值，但该指令后来被冲刷了（例如因为分支预测失败），错误的操作数值不会影响最终结果——参考模型比对无法检测到这种"无害"的错误。然而，这种"无害"的错误可能在不同的执行条件下变成"有害"的（同一条指令在不同的分支预测结果下可能不被冲刷），因此仅依赖提交点比对是不够的。

工业界的最佳实践是结合三种验证方法：(1) 形式化验证确保旁路控制逻辑的正确性（不依赖具体的执行场景）；(2) 约束随机验证覆盖大量的执行场景组合；(3) 提交点比对作为安全网检测任何残余错误。

可测试性设计

在芯片制造后的测试阶段，旁路网络也需要被充分覆盖。旁路MUX中的stuck-at故障（固定为0或1的缺陷）可能导致操作数值错误。为了提高旁路网络的测试覆盖率，设计师可以采用以下策略：

1. 扫描链插入：在旁路MUX的输入端和输出端插入扫描触发器（scan flip-flop），使得自动测试图案生成（ATPG）工具能够控制和观察MUX的每个输入组合。旁路比较器的输入和输出也需要纳入扫描链，以便测试比较器的每个位是否存在stuck-at故障。

2. 内建自测试（BIST）：在芯片上电后执行一组预定义的指令序列，覆盖所有旁路路径的使能/禁用组合。BIST逻辑通常包含一个简单的指令生成器和一个结果校验器，可以在几百个时钟周期内完成所有旁路路径的基本功能测试。

3. 旁路MUX的可观测性增强：在某些设计中，旁路MUX的选择信号被引出到专用的调试寄存器中，允许通过JTAG接口在芯片运行时观察哪条旁路路径被激活。这对于芯片调试和yield分析非常有价值。

4. 在线监控（Online Monitoring）：在芯片运行时持续检查旁路网络的健康状态。例如，通过对比旁路传递的值和PRF中的值（在旁路写回PRF后），可以检测旁路路径中的间歇性故障——这种故障在制造测试阶段可能无法被检测到，但在长时间运行后可能出现。

性能分析 8 — 旁路网络的测试覆盖率要求

旁路网络的测试覆盖率对处理器的可靠性至关重要。以下是工业界的典型要求：

• Stuck-at fault覆盖率：$\geq$ 99.5%。旁路MUX和比较器中的任何stuck-at故障都必须被检测到。

• Transition fault覆盖率：$\geq$ 98%。验证MUX和比较器能够在正常速度下正确翻转（排除慢速缺陷）。

• Bridge fault覆盖率：$\geq$ 95%。检测相邻导线之间的短路——这在旁路网络的高密度布线区域尤为重要。

对于安全关键应用（如汽车处理器），旁路网络还需要满足ISO 26262标准的ASIL-D级别要求，这意味着需要额外的冗余检查机制（如双重锁定比较器、奇偶校验等）来确保旁路数据的完整性。

商用处理器旁路网络案例分析

为了将前述理论与实际设计联系起来，本节分析几款具有代表性的商用处理器的旁路网络设计。这些案例展示了不同厂商在性能、功耗和面积之间所做的不同权衡。

Intel Golden Cove微架构

Intel Golden Cove（2021年，Alder Lake的P-core）是Intel桌面处理器中最宽的执行引擎之一，代表了"追求极致IPC"的设计风格。

案例研究 3 — Golden Cove的旁路网络配置

Golden Cove的整数执行引擎包含以下端口：

• 5个整数ALU端口（其中3个简单ALU，1个复杂ALU/分支，1个LEA/移位）

• 2个LOAD端口（L1D Cache延迟5周期）

• 2个STORE地址端口

• 1个STORE数据端口

根据公开的微架构分析，Golden Cove的旁路网络具有以下特征：

旁路拓扑： 整数ALU之间采用近全连接旁路，即大部分ALU端口之间都有直接的下周期旁路路径。LOAD结果到ALU的旁路也是全连接的，load-to-use延迟为5周期。

执行环路延迟： 简单ALU指令的背靠背延迟为1周期（即ALU-to-ALU旁路延迟为1周期）。这要求执行环路——MUX + ALU + 旁路导线 + 锁存器——在一个时钟周期内完成。在Intel 7工艺、约5.2 GHz（turbo）频率下，这意味着执行环路的总延迟不超过$\sim$190 ps。

分层MUX： 根据逆向分析推测，Golden Cove使用了两级MUX结构。第一级在旁路源中选择，第二级在旁路值和PRF读值之间选择。PRF读取在发射前1$\sim$2拍启动，以与旁路数据对齐。

集群化： Golden Cove没有采用传统的集群化设计——所有整数端口在同一个调度域中，不存在跨集群的额外延迟。这种"单集群宽设计"以更复杂的旁路网络换取了更高的IPC。

ARM Cortex-X4微架构

ARM Cortex-X4（2023年）是ARM面向移动旗舰SoC的大核设计，代表了"平衡IPC与能效"的设计风格。

案例研究 4 — Cortex-X4的集群化旁路设计

Cortex-X4的整数执行引擎采用了2-集群设计：

• 集群A：3个整数端口（2个ALU + 1个MAC/分支）

• 集群B：3个整数端口（2个ALU + 1个MAC/分支）

• LOAD/STORE子系统：2个LOAD + 2个STORE端口（独立于整数集群）

集群内旁路： 每个集群内部的ALU端口之间采用全连接旁路，ALU-to-ALU延迟为1周期。集群内MUX扇入约为4选1（3个集群内旁路源 + PRF），延迟约30 ps——显著低于全连接方案的7选1 MUX。

跨集群旁路： 集群间旁路需要额外1个周期的延迟。集群间的旁路数据通过中间锁存器缓冲后送达另一集群的MUX。跨集群旁路的物理导线长度约400$\sim$500 $\mu$m。

LOAD旁路： LOAD结果到两个集群的旁路是对称的——LOAD端口的结果同时可用于两个集群的消费者，不存在跨集群的额外延迟。这是因为LOAD结果的延迟已经很长（4个周期），设计师有充裕的时间将LOAD数据路由到两个集群。

指令分配策略： Cortex-X4的调度器实现了依赖感知的集群分配：当一条新指令的源操作数生产者在集群A中时，该指令优先分配到集群A。如果集群A已满载或有其他调度冲突，才将指令分配到集群B（承受1周期的跨集群旁路延迟）。

ARM的工程师在公开演讲中透露，Cortex-X4的集群化设计使得旁路MUX的延迟降低了约30%，执行环路的时序裕量增加了约15 ps。跨集群旁路导致的IPC损失约为3%$\sim$5%，但通过更高的时钟频率（得益于更宽松的时序）和更低的功耗，系统级性能反而优于假设的全连接方案。

Apple Avalanche/Everest微架构

Apple的处理器核心（A系列/M系列中的P-core）以其极宽的执行引擎和极低的内存延迟而闻名，代表了"不惜面积追求延迟"的设计风格。

案例研究 5 — Apple P-core的旁路网络特点

根据逆向分析和性能测量，Apple M系列的P-core具有以下旁路特征：

执行宽度： 最多8-wide乱序执行，包含6个整数端口和2$\sim$4个浮点/SIMD端口。

load-to-use延迟： Apple P-core的load-to-use延迟仅为3个周期——这是业界最低的数值之一。3周期的L1D延迟意味着L1 Cache的访问流水线非常浅（3级而非Intel的4$\sim$5级），这对Cache的时序设计提出了极高要求。

旁路网络规模估算：

• 假设6个整数写端口 + 2个LOAD端口 = 8个旁路源

• 12$\sim$16个读端口（6个整数端口$\times$2操作数 + 2个AGU$\times$2）

• 全连接路径数 $\approx 8 \times 16 = 128$条

• 导线总数 $\approx 128 \times 64 = 8192$根

这是一个极为庞大的旁路网络。Apple的设计哲学是在晶体管面积上不做妥协（Apple的P-core面积显著大于竞争对手），以换取极致的单线程IPC性能。

定制电路的大量使用： Apple在执行环路中大量使用定制电路（而非标准单元综合），包括定制MUX、定制锁存器和定制比较器。这使得旁路MUX的延迟被压缩到接近理论极限，执行环路可以在更高频率下维持1周期的ALU-to-ALU延迟。

功耗控制： 尽管旁路网络规模庞大，Apple通过激进的门控策略和TSMC先进工艺的低泄漏特性，将旁路网络的功耗控制在可接受范围内。根据功耗分析，Apple P-core的总核心功耗在高负载下约为4$\sim$6 W（移动平台），其中执行引擎约占40%，旁路网络约占执行引擎的15%$\sim$20%。

RISC-V开源处理器中的旁路实现

开源RISC-V处理器为学习旁路网络的实际实现提供了宝贵的参考。以下简要分析两个有代表性的开源设计。

BOOM（Berkeley Out-of-Order Machine）

BOOM是一个由UC Berkeley开发的超标量乱序RISC-V处理器，支持2$\sim$4-wide配置。在BOOM的RTL代码中，旁路网络的实现非常清晰：

• 旁路控制使用物理寄存器号匹配（8位比较器）。

• 旁路MUX的扇入根据配置宽度动态生成——2-wide时约4选1，4-wide时约8选1。

• 支持ALU-to-ALU的下周期旁路和LOAD的完成周期旁路。

• 旁路数据路径和PRF读取路径在同一级MUX中合并选择（单级MUX方案）。

BOOM的旁路网络代码是学习旁路设计的优秀教材，其Chisel/FIRRTL实现展示了参数化旁路网络的设计方法——通过改变配置参数，可以自动生成不同宽度和深度的旁路网络。

以下是BOOM旁路网络中操作数选择逻辑的简化Chisel伪代码，展示了参数化设计的核心思想：

// 参数化旁路选择模块
  // numBypassPorts: 旁路端口数 (随配置宽度变化)
  // dataWidth: 数据位宽 (64)
  // tagWidth: 物理寄存器标签位宽 (7~8)
  class BypassSelector(numBypassPorts: Int,
                       dataWidth: Int,
                       tagWidth: Int) {
    // 输入: 旁路源的有效位、标签和数据
    val bypassValid = Input(Vec(numBypassPorts, Bool()))
    val bypassTag   = Input(Vec(numBypassPorts,
                            UInt(tagWidth.W)))
    val bypassData  = Input(Vec(numBypassPorts,
                            UInt(dataWidth.W)))
    // 输入: 消费者的源标签
    val consumerTag = Input(UInt(tagWidth.W))
    // 输入: PRF 读出值
    val prfData     = Input(UInt(dataWidth.W))
    // 输出: 选择后的操作数
    val operandOut  = Output(UInt(dataWidth.W))

    // 比较器矩阵: 每个旁路端口一个比较器
    val matchVec = Wire(Vec(numBypassPorts, Bool()))
    for (i <- 0 until numBypassPorts) {
      matchVec(i) := bypassValid(i) &&
                     (bypassTag(i) === consumerTag) &&
                     (consumerTag =/= 0.U) // 排除 x0
    }

    // 优先级选择: 使用 PriorityMux
    // 索引越小优先级越高 (同周期旁路端口排在前面)
    operandOut := PriorityMux(
      matchVec :+ true.B,          // 添加默认PRF选择
      bypassData :+ prfData        // 对应数据
    )
  }

这段代码展示了参数化旁路设计的精髓：numBypassPorts参数控制旁路端口数，当配置从2-wide变为4-wide时，该参数自动增大，生成更多的比较器和更大扇入的MUX。PriorityMux原语实现了带优先级的MUX选择——与我们前面讨论的覆盖语义本质相同。

XiangShan（香山处理器）

XiangShan是中国科学院计算技术研究所开发的高性能开源RISC-V处理器，目标对标ARM Cortex-A76级别的性能。XiangShan的旁路网络具有以下特点：

• 6-wide乱序执行，4个ALU + 2个LOAD/STORE端口。

• 分层旁路MUX：使用两级MUX结构，第一级在旁路源中选择，第二级在旁路值和PRF值之间选择。

• 旁路网络参数化：通过Chisel的参数化特性，旁路网络的端口数、比较器矩阵大小、MUX扇入等参数均可配置。

• 推测性唤醒：LOAD指令使用推测性唤醒，假设L1命中；如果未命中则触发重发射。

• 旁路网络的写回总线：XiangShan使用一组共享的写回总线（write-back bus）来传递旁路数据，而非点对点的专用导线。每条写回总线携带一个有效位、目的标签和64位数据。所有消费者的比较器并行监听所有写回总线，匹配成功时截取数据。这种基于总线的旁路架构与Tomasulo的公共数据总线（CDB）在概念上一脉相承。

XiangShan的设计文档详细记录了旁路网络的设计决策过程，包括不同旁路拓扑方案的IPC比较、时序分析和面积估算。其关键设计权衡包括：

• 写回总线数量：XiangShan配置了6条写回总线（对应6个执行端口），每周期最多可以旁路6个结果。如果将总线数减少到4条（需要仲裁），可以节省约30%的旁路导线面积，但会在高ILP程序中引入约2%的IPC损失。

• 旁路深度：XiangShan支持1周期和2周期两种深度的旁路。通过性能模拟评估，2周期深度旁路（相比仅1周期）在SPEC CPU 2006上带来了约1.5%的IPC提升。

• 浮点域旁路：XiangShan的浮点执行单元有独立的旁路网络，与整数域隔离。FP$\to$INT传输通过专用的域间传输路径实现，延迟为3个周期。

对于有志于处理器设计的工程师，XiangShan的GitHub仓库是一个极为宝贵的学习资源。其Chisel源代码中关于旁路网络的模块（如BypassNetwork.scala、ExuBlock.scala等）提供了从概念到实现的完整参考。

各厂商旁路网络设计策略对比

以下表格汇总了各厂商在旁路网络设计上的关键差异：

特性	Intel	ARM	Apple	AMD
发射宽度	6$\sim$8	6$\sim$8	8$\sim$10	6
集群化	无/弱	2集群	无/弱	2集群
ALU-to-ALU延迟	1周期	1周期	1周期	1周期
Load-to-use延迟	5周期	4周期	3周期	4周期
MUX实现	定制	混合	定制	混合
分层MUX	2级	2$\sim$3级	2级	3级
FP域独立	是	是	是	是

主流处理器旁路网络设计策略对比

从表表 34.8可以观察到一些有趣的趋势：

• ALU-to-ALU延迟是所有厂商的底线——1周期的背靠背ALU执行延迟被视为不可妥协的性能目标。没有任何主流高性能处理器将ALU延迟增加到2周期。

• Load-to-use延迟是各厂商差异化竞争的焦点。Apple的3周期延迟比Intel的5周期快了2个周期，在指针追踪密集的工作负载中带来了显著的性能优势。

• 集群化是ARM和AMD的共同选择——它们面临更严格的功耗约束（ARM用于移动平台，AMD的Zen系列强调能效比），集群化设计在功耗和面积上的节省对它们而言更有价值。

• 浮点域独立是所有厂商的共识——FP$\leftrightarrow$INT域间旁路的省略几乎没有可测量的IPC损失。

旁路网络设计的历史演进

纵观处理器发展史，旁路网络的设计经历了以下几个主要阶段：

1. 早期旁路（1967$\sim$1985年）：从IBM System/360 Model 91的公共数据总线（CDB）到MIPS R2000的EX$\to$EX旁路。旁路网络简单——单源单目的、固定延迟。

2. 超标量旁路（1985$\sim$2000年）：从Intel i960到Pentium Pro/P6微架构。旁路网络开始支持多写多读端口，复杂度从$O(1)$跃升至$O(N^2)$。P6微架构的3-wide乱序引擎中，旁路MUX扇入约为5$\sim$6。

3. 深流水线时代（2000$\sim$2010年）：Intel Pentium 4（NetBurst微架构）采用了极深的流水线（20$\sim$31级），旁路网络需要支持多达10$\sim$12级旁路深度。Replay机制的引入使得旁路网络的控制复杂度达到顶峰。NetBurst后来被认为是过度设计的反面教材。

4. 效率优化时代（2010$\sim$2020年）：Intel Core微架构系列和ARM的A系列处理器。旁路网络设计从追求极致深度转向追求效率——部分旁路、集群化、门控等技术被广泛采用。

5. 极宽执行时代（2020年至今）：Apple M系列（8-wide）、Intel Golden Cove（6$\sim$8-wide）、AMD Zen 4$\sim$5（6-wide）。旁路网络的物理挑战（导线延迟、布线拥塞、功耗）成为限制执行宽度进一步增长的主要瓶颈。集群化设计成为标配。

设计提示

纵观旁路网络的演进史，一个反复出现的教训是：旁路网络的复杂度增长速度永远快于处理器其他部分。当发射宽度从4增长到8时，功能单元的面积大致翻倍，但旁路网络的面积增长了4倍。这种"超线性"增长使得旁路网络在每一代处理器中都需要重新审视和优化——不存在一劳永逸的旁路网络设计方案。

对于处理器设计师而言，旁路网络的设计决策需要在微架构设计的最早期就确定，因为它深刻影响着执行环路的时序、功能单元的物理布局、发射队列的唤醒策略等多个关键设计参数。推迟旁路网络的设计决策到后期，往往会导致整个后端执行引擎的重新设计——这是处理器项目管理中需要特别注意的风险。

本章小结

本章从最基本的RAW相关性出发，逐步深入到超标量处理器中旁路网络的设计挑战。旁路网络虽然概念简单——不过是将结果直接转发给需要它的指令——但其在高性能处理器中的实现涉及MUX设计、控制逻辑时序、物理布局、导线延迟、功耗优化等多方面的工程挑战。

总结本章讨论的关键设计要点：

1. 旁路网络是消除RAW相关性流水线停顿的核心机制，对标量处理器可提升约69%的IPC。

2. 五级流水线的旁路网络相对简单（4选1 MUX + 5位比较器），但超标量处理器的旁路复杂度随执行宽度的平方增长。

3. 在6端口处理器中，全连接旁路网络需要72个比较器、12个7选1 MUX（每个3级门延迟，$\sim$45 ps）和4608根数据导线。

4. 旁路MUX的扇入是执行环路的关键时序瓶颈，分层MUX和集群化设计是两个主要的优化方向。

5. 在纳米级工艺中，执行单元间距离可达1$\sim$2 mm，导线延迟与门延迟同等重要，物理布局策略直接影响旁路网络的可行性。

6. 部分旁路网络（省略FP$\to$INT、STORE数据、除法器旁路）可以减少67%的硬件，IPC损失仅$<$2%。

7. 旁路网络的功耗占后端执行引擎的15%$\sim$25%，通过门控、操作数隔离和选择性旁路等技术可降低至6%以下。

8. 操作数选择的优先级规则（最新结果优先）必须在硬件中严格实现，任何偏差都可能导致静默数据错误。

展望未来，旁路网络的设计将在以下几个方向继续演进：

• 更宽的执行引擎：随着处理器向8-wide甚至10-wide发展，旁路网络的$O(N^2)$增长将成为更加严峻的挑战。集群化将从"可选优化"变为"必然选择"——未来的宽执行引擎可能采用3集群甚至4集群设计，每个集群仅包含2$\sim$3个端口。集群间的旁路将通过专用的低延迟总线传输，配合更智能的指令分配算法来最小化跨集群通信。

• 先进工艺的影响：在3 nm和2 nm工艺节点中，导线延迟在总延迟中的占比将继续上升（可能超过50%）。这将进一步推动物理感知的微架构设计——旁路网络的拓扑不再由纯微架构考量决定，而是由物理布局的约束反过来塑造微架构。"物理优先设计"（physical-first design）方法论将在旁路网络中得到更广泛的应用。

• 三维集成：三维堆叠（3D stacking）技术可能为旁路网络提供全新的设计空间——将功能单元和旁路网络分布在不同的芯片层上，利用垂直方向的短距离互连（$<$10 $\mu$m）来替代水平方向的长距离导线（$>$500 $\mu$m）。混合键合（Hybrid Bonding）技术的快速发展使得这一愿景正在逐步成为现实。

• 异构计算的旁路挑战：随着处理器中集成越来越多的异构计算单元（如矩阵加速器、AI引擎、密码学单元），这些专用单元与通用ALU之间的旁路设计将成为新的挑战。是为每种专用单元建立独立的旁路路径，还是通过统一的写回总线共享旁路基础设施？不同的选择将深刻影响异构计算引擎的性能和效率。

• 设计自动化：基于机器学习的设计空间探索工具正在帮助设计师更快地找到旁路网络在性能、面积和功耗之间的最优配置。传统上，旁路网络的拓扑设计依赖于有经验的架构师的直觉和手动评估。未来，自动化工具可能通过在数小时内评估数千种拓扑方案，找到人类设计师可能遗漏的最优解。

旁路网络的设计本质上是一个多目标优化问题：在IPC、频率、面积、功耗和设计复杂度之间寻找最佳平衡点。不同的应用场景（桌面高性能 vs 移动高能效 vs 嵌入式低成本）对这些目标的权重不同，因此不存在一个"最佳"的旁路网络设计——只有最适合特定设计约束的方案。理解本章介绍的各种设计选择及其量化权衡，是做出正确设计决策的基础。

图 图 34.7直观展示了旁路路径数随发射宽度的$O(N^2)$增长。当发射宽度从2-wide增长到10-wide时，旁路路径数从12条暴增到360条——这正是Cluster化设计在6-wide以上成为必然选择的根本原因。

旁路路径数随发射宽度的增长曲线。横轴为执行端口数$P$，纵轴为旁路数据路径总数（假设每端口2个源操作数）。虚线标出6-wide处的物理可行性边界——超过此宽度，全连接旁路网络的导线数量和MUX延迟将超出单周期时序预算，Cluster化成为必然选择。

本章揭示了旁路网络的$O(N^2)$增长困境：6-wide以上处理器的全连接旁路在物理上不可行。第 35.0 章将介绍解决这一问题的核心技术——Cluster结构。通过将执行单元划分为多个Cluster，每个Cluster内保持全旁路（低延迟），Cluster间承受1周期额外延迟，从而在物理可行性和性能之间取得平衡。我们将看到，从Alpha 21264的先驱双Cluster设计到Apple M系列的超宽执行引擎，Cluster化始终是高性能处理器突破旁路网络瓶颈的关键手段。

在接下来的章节中，我们将看到旁路网络如何与发射队列（第 28.0 章）、指令调度（第 29.0 章）和写回机制紧密配合，共同构成乱序执行引擎的核心数据通路。